EDA实验讲义_GK_PK

EDA技术实验讲义 （含GW48系列实验开发系统详细 使用说明 爱威a9效果器使用图word使用说明在哪儿钻床数控系统用户手册玻璃钢风机使用说明书控制器用户说明书 ） 杭州康芯电子有限公司 www.kx-soc.com 目 录 第一章 GW48 EDA系统使用说明 第一节 GW48教学实验系统原理与使用介绍 第二节 实验电路结构图 第三节 GW48CK/GK EDA系统和GWDVP-B应用板 第二章 GWAK30+/50+适配板使用说明 第三章 GW48系统专用配套之GWDVP-B电子设计应用板使用说明 第四章 FPGA/CPLD结构 第五章 原理图输入设计方法 第六章VHDL设计初步 第一节 2选1多路选择器的VHDL描述 第二节 寄存器描述及其VHDL语言现象 第3节​ VHDL文本输入设计方法初步 【实验1】 1位全加器VHDL文本输入设计 【实验2】 2选1多路选择器VHDL设计 【实验3】 8位硬件加法器VHDL设计 【实验4】 含异步清0和同步时钟使能的4位加法计数器 【实验5】 7段数码显示译码器设计 【实验6】 数控分频器的设计 【实验7】 用状态机实现序列检测器的设计 【实验8】 用状态机对ADC0809的采样控制电路实现 【实验9】 波形发生与扫频信号发生器电路设计 第七章GWCNF型FPGA掉电保护配置器应用 第8章​ GW48-PK系统LCD液晶屏使用方法 杭州康芯电子有限公司：电话：0571-88212487； E-Mail：span88@mail.hz.zj.cn 第一章 GW48 SOC/EDA系统使用说明 第一节 GW48教学实验系统原理与使用介绍 一、GW48系统使用注意事项 a：闲置不用GW48 EDA/SOC系统时，关闭电源，拔下电源插头！！！ b：EDA软件安装方法可参见光盘中相应目录中的中文README.TXT；详细使用方法可参阅本书或《EDA技术实用教程》、或《VHDL实用教程》中的相关章节。 c：在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。 d：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接口都可带电插拔（当适配板上的10芯座处于左上角时，为正确位置）。 e：对工作电源为5V的CPLD（如1032E/1048C、95108或7128S等）下载时。最好将系统的电路“模式”切换到“ b”，以便使工作电压尽可能接近5V。 g: GW48详细使用方法可参见《EDA技术实用教程》配套教学软件*.ppt。 h:主板左侧3个开关默认向下，但靠右的开关必须打向上（DLOAD），才能下载。 i:跳线座“SPS” 默认向下短路（PIO48）；右侧开关默认向下（TO MCU）。 j:左下角拨码开关除第4档“DS8使能”向下拨（8数码管显示使能）外，其余皆默认向上拨。 二、GW48系统主板结构与使用方法 附图1-1B、GW48-GK/PK系统目标板插座引脚信号图 附图1-1A为GW48-CK型EDA实验开发系统的主板结构图（GW48-GK/PK型未画出，具体结构说明应该参考实物主板），该系统的实验电路结构是可控的。即可通过控制接口键SW9，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化。这种“多任务重配置”设计 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 的目的有3个：1.适应更多的实验与开发项目；2. 适应更多的PLD公司的器件；3. 适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法说明如下（请参看相应的实验板板面和附图1-1A）。 附表1-1 在线编程坐各引脚与不同PLD公司器件编程下载接口说明 PLD公司 LATTICE ALTERA/ATMEL XILINX VANTIS 编程座 引脚 IspLSI CPLD FPGA CPLD FPGA CPLD TCK (1) SCLK TCK DCLK TCK CCLK TCK TDO (3) MODE TDO CONF_DONE TDO DONE TMS TMS (5) ISPEN TMS nCONFIG TMS /PROGRAM ENABLE nSTA (7) SDO nSTATUS TDO TDI (9) SDI TDI DATA0 TDI DIN TDI SEL0 GND VCC* VCC* GND GND VCC* SEL1 GND VCC* VCC* VCC* VCC* GND 以下是对GW48系统主板功能块的注释，但请注意，有的功能块仅GW48-GK获GW48-PK系统存在： （1） SW9 ：按动该键能使实验板产生12种不同的实验电路结构。这些结构如第二节的13 张实验电路结构图所示。例如选择了“NO.3”图，须按动系统板上的SW9键，直至数码管SWG9显示“3”，于是系统即进入了NO.3 图所示的实验电路结构。 （2） B2 ：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片可配不同的适配座。可用的目标芯片包括目前 附图1-1A GW48-CK实验开发系统的板面结构图 世界上最大的六家FPGA/CPLD厂商几乎所有CPLD、FPGA和所有ispPAC等模拟EDA器件 。第三节的表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。 （3） J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进行应用系统开发、产品开发、电子设计竞赛等开发 实践活动 劳动教育实践活动方案劳动教育实践活动方案二年级上册综合实践活动教案综合实践活动教学工作计划综合实践活动课教学计划 ，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上（如GWDVP板）进行调试测试。为了避免由于需要更新设计程序和编程下载而反复插拔目标芯片适配座，GW48系统设置了一对在线编程下载接口座：J3A和J3B。此接口插座可适用于不同的FPGA/CPLD（注意，1、此接口仅适用于5V工作电源的FPGA和CPLD；2、5V工作电源必须由被下载系统提供）的配置和编程下载。 对于低压FPGA/CPLD，（如EP1K30/50/100、EPF10K30E等，都是2.5V器件），下载接口座必须是另一座：ByteBlasterMV。注意，对于GW48-GK/PK，只有一个下载座：ByteBlasterMV，是通用的。 (4)混合工作电压使用：对于低压FPGA/CPLD目标器件，在GW48系统上的设计方法与使用方法完全与5V器件一致，只是要对主板的跳线作一选择（对GW48-GK/PK系统不用跳线）： JVCC/VS2：跳线JVCC（GW48—GK/PK型标为“VS2”）对芯片I/O电压3.3V(VCCIO)或5V（VCC）作选择，对5V器件，必须选“5.0V”。例如，若系统上插的目标器件是EP1K30/50/100或EPF10K30E/50E等，要求将主板上的跳线座“JVCC”短路帽插向“3.3V”一端；将跳线座“JV2”短路帽插向“+2.5V”一端（如果是5V器件，跳线应插向“5.0V”）。 （5）并行下载口 ：此接口通过下载线与微机的打印机口相连。来自PC机的下载控制信号和CPLD/FPGA的目标码将通过此口，完成对目标芯片的编程下载。编程电路模块能自动识别不同的CPLD/FPGA芯片，并作出相应的下载适配操作。 （6）键1~键8 ：为实验信号控制键，此8个键受“多任务重配置”电路控制，它在每一张电路图中的功能及其与主系统的连接方式随SW9的模式选择而变，使用中需参照第二节中的电路图。 （7）键9~键12 ：实验信号控制键（仅GW48—GK/PK型含此键）此4个键不受“多任务重配置”电路控制，使用方法参考“实验电路结构 NO.5”。 （8） 数码管1~8/发光管D1~D16 ：也受“多任务重配置”电路控制，它们的连线形式也需参照第二节的电路图。 （9） 数码管9~14/发光管D17~D22 ：不受“多任务重配置”电路控制（仅GW48—GK/PK型含此发光管），它们的连线形式和使用方法参考“实验电路结构 NO.5”。 （10）“时钟频率选择”P1A/JP1B/JP1C ：为时钟频率选择模块。通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于“CLOCK0”JP1C，同时只能插一个短路帽，以便选择输向“CLOCK0”的一种频率： 信号频率范围： 1Hz – 50MHz（对GW48-CK系统） 信号频率范围： 0.5Hz – 50MHz（对GW48-GK系统） 信号频率范围： 0.5Hz – 100MHz（对GW48-PK系统）, 由于CLOCK0可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。JP1B分三个频率源组，即如系统板所示的“高频组”、“中频组”和“低频组”。它们分别对应三组时钟输入端。例如，将三个短路帽分别插于JP1B座的2Hz、1024Hz和12MHz；而另三个短路帽分别插于JP1A座的CLOCK4、CLOCK7和CLOCK8，这时，输向目标芯片的三个引脚：CLOCK4、CLOCK7和CLOCK8分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。也就是说，通过JP1A/B的组合频率选择，最多只能提供三个时钟频率。 注意，对于GW48-GK/PK系统，时钟选择比较简单：每一频率组仅接一个频率输入口，如低频端的4个频率通过短路帽，可选的时钟输入口仅为CLOCK2，因此对于GW48-GK/PK，总共只有4个时钟可同时输入FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。 （11）扬声器S1：目标芯片的声讯输出，与目标芯片的“SPEAKER”端相接，即PIO50。通过此口可以进行奏乐或了解信号的频率。 （12） PS/2接口：通过此接口，可以将PC机的键盘和/或鼠标与GW48系统的目标芯片相连，从而完成PS/2通信与控制方面的接口实验，GW48-GK/PK含另一PS/2接口，参见实验电路结构 NO.5。 （13）VGA视频接口：通过它可完成目标芯片对VGA显示器的控制。 (14) 单片机接口器件：它与目标板的连接方式也已标于主系统板上：连接方式可参见附图2-13。 注意1，对于GW48-GK/PK系统，实验板左侧有一开关，向上拨，将RS232通信口直接与FPGA的PIO31和PIO30相接；向下拨则与89C51单片机的P30和P31端口相接。于是通过此开关可以进行不同的通信实验，详细连接方式可参见附图2-13。平时此开关向下打，不要影响FPGA的工作。 注意2，由附图2-13可知，单片机89C51的P3和P1口是与FPGA的PIO66-PIO79相接的，而这些端口又与6数码管扫描显示电路连在一起的，所以当要进行6数码管扫描显示实验时，必须拔去右侧的单片机，并安实验电路结构 NO.5，将拨码开关3，拨为使能，这时LCD停止工作。 （15） RS-232串行通讯接口：此接口电路是为单片机与PC机通讯准备的，由此可以使PC机、单片机、FPGA/CPLD三者实现双向通信。当目标板上FPGA/CPLD器件需要直接与PC机进行串行通讯时，可参见附图2-13，和实验电路结构图NO.5，将实验板右侧的开关向上打“TO FPGA”，从而使目标芯片的PIO31和PIO30与RS232口相接，即使RS232的通信接口直接与目标器件FPGA的PIO30/PIO31相接。而当需要使PC机的RS232串行接口与单片机的P3.0和P3.1口相接时，则应将开关向下打“TO MCU”既可（平时不用时也应保持在个位置）。 （16） “AOUT” D/A转换 ：利用此电路模块（实验板左下侧），可以完成FPGA/CPLD目标芯片与D/A转换器的接口实验或相应的开发。它们之间的连接方式可参阅“实验电路结构 NO.5” ：D/A的模拟信号的输出接口是“AOUT”，示波器可挂接左下角的两个连接端。当使能拨码开关8：“滤波1”时，D/A的模拟输出将获得不同程度的滤波效果 。 注意，进行D/A接口实验时，需打开左侧第2个开关，获得+/-12伏电源，实验结束后关上此电源。 （17） “AIN0”/“AIN1”：外界模拟信号可以分别通过系统板左下侧的两个输入端“AIN0”和“AIN1”进入A/D转换器ADC0809的输入通道IN0和IN1，ADC0809与目标芯片直接相连。通过适当设计，目标芯片可以完成对ADC0809的工作方式确定、输入端口选择、数据采集与处理等所有控制工作,并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅第二节的“实验电路结构NO.5”有关0809与目标芯片的接口方式，同时了解系统板上的接插方法以及有关0809工作时序和引脚信号功能方面的资料。 注意：不用0809时，需将左下角的拨码开关的“A/D使能”和“转换结束”打为禁止：向上拨，以避免与其他电路冲突。 ADC0809 A/D转换实验接插方法（如实验电路结构 NO.5图所示）： 1．​ 左下角拨码开关的“A/D使能”和“转换结束”打为使能：向下拨，即将ENABLE(9)与PIO35相接；若向上拨则禁止，即则使ENABLE(9)0，表示禁止0809工作，使它的所有输出端为高阻态。 2．左下角拨码开关的“转换结束”使能，则使EOC(7)PIO36，由此可使目标芯片对ADC0809的转换状态进行测控。 （18） VR1/“AIN1”：VR1电位器，通过它可以产生0V~+5V 幅度可调的电压。其输入口是0809的IN1（与外接口AIN1相连，但当AIN1插入外输入插头时，VR1将与IN1自动断开）。若利用VR1产生被测电压，则需使0809的第25脚置高电平，即选择IN1通道，参考“实验电路结构NO.5”。 （19） AIN0的特殊用法 ：系统板上设置了一个比较器电路，主要以LM311组成。若与D/A电路相结合，可以将目标器件设计成逐次比较型A/D变换器的控制器件参考“实验电路结构NO.5”。 （20） 系统复位键：此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机的复位端相连。因此兼作单片机的复位键。 (21) 下载控制开关 ：在系统板的左侧第3个开关。当需要对实验板上的目标芯片下载时必须将开关向上打（即“DLOAD”）；而当向下打（LOCK）时，将关闭下载口，这时可以将下载并行线拔下而作它用（这时已经下载进FPGA的文件不会由于下载口线的电平变动而丢失）；例如拔下的25芯下载线可以与GWAK30+适配板上的并行接口相接，以完成类似逻辑分析仪方面的实验。 (22)跳线座SPS ：短接“T_F”可以使用在系统频率计。频率输入端在主板右侧标有“频率计”处。模式选择为“A”。短接“PIO48”时，信号PIO48可用，如实验电路结构图NO.1中的PIO48。平时应该短路“PIO48” (23) 目标芯片万能适配座CON1/2 ：在目标板的下方有两条80个插针插座（GW48-CK系统），其连接信号如附图1-1B所示，此图为用户对此实验开发系统作二次开发提供了条件。此二座的位置设置方式和各端口的信号定义方式与综合电子设计竞赛开发板GWDVP-B完全兼容！！！ 对于GW48-GK/PK系统，此适配座在原来的基础上增加了20个插针，功能大为增强。增加的20插针信号与目标芯片的连接方式可参考“实验电路结构NO.5”和附图2-13。 （24）拨码开关 ：拨码开关的详细用法可参考实验电路结构 NO.5图和附图2-13。 （25）ispPAC下载板 ：对于GW48-GK系统，其右上角有一块ispPAC模拟EDA器件下载板，可用于模拟EDA实验中对ispPAC10/20/80等器件编程下载用，详细方法请看光盘中《ENA技术实用教程》配套教学软件实验演示部分：“模拟EDA实验演示”的POWER POINT。 （26）拨8X8数码点阵 ：在右上角的模拟EDA器件下载板上还附有一块数码点阵显示块，是通用供阳方式，需要16根接插线和两根电源线连接。详细方法请看“实验演示”的POWER POINT。 (27)使用举例： 若通过键SW9选中了“实验电路结构图NO.1”，这时的GW48系统板所具有的接口方式变为：FPGA/CPLD端口PI/O31~28、27~24、23~20和19~16 ，共4组4位二进制I/O端口分别通过一个全译码型的7段译码器输向系统板的7段数码显示器。这样，如果有数据从上述任一组四位输出，就能在数码显示器上显示出相应的数值，其数值对应范围为： FPGA/CPLD输出 0000 0001 0010 … 1100 1101 1110 1111 数 码 管 显 示 0 1 2 … C D E F 端口I/O32~39分别与8个发光二极管D8~D1相连，可作输出显示，高电平亮。还可分别通过键8和键7，发出高低电平输出信号进入端口I/049和48 ；键控输出的高低电平由键前方的发光二极管D16和D15显示，高电平输出为亮。此外，可通过按动键4至键1，分别向FPGA/CPLD的PIO0~PIO15输入4位16进制码。每按一次键将递增1，其序列为1，2，…9，A，…F。注意，对于不同的目标芯片，其引脚的I/O标号数一般是同GW48系统接口电路的“PIO”标号是一致的（这就是引脚 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 化），但具体引脚号是不同的，而在逻辑设计中引脚的锁定数必须是该芯片的具体的引脚号。具体对应情况需要参考第3节的引脚对照表。 第二节 实验电路结构图 1．实验电路信号资源符号图说明 结合附图2-1，以下对实验电路结构图中出现的信号资源符号功能作出一些说明： (1）附图2-1a是16进制7段全译码器，它有7位输出，分别接7段数码管的7个显示输入端：a、b、c、d、e、f和g；它的输入端为D、C、B、A，D为最高位，A为最低位。例如，若所标输入的口线为PIO19~16，表示PIO19接D、18接C、17接B、16接A。 (2）附图2-1b是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。 (3）附图2-1c是16进制码（8421码）发生器，由对应的键控制输出4位2进制构成的1位16进制码，数的范围是0000~1111，即^H0至^HF。每按键一次，输出递增1，输出进入目标芯片的4位2进制数将显示在该键对应的数码管上。 (4）直接与7段数码管相连的连接方式的设置是为了便于对7段显示译码器的设计学习。以图NO.2为例，如图所标“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45..PIO40分别与数码管的7段输入g、f、e、d、c、b、a相接。 附图2-1 实验电路信号资源符号图 (5）附图2-1d是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20ms。 （6）附图2-1e是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为高电平，此键的功能可用于手动控制脉冲的宽度。具有琴键式信号发生器的实验结构图是NO.3。 2．​ 各实验电路结构图特点与适用范围简述 （1）结构图NO.0：目标芯片的PIO19至PIO44共8组4位2进制码输出，经外部的7段译码器可显示于实验系统上的8个数码管。键1和键2可分别输出2个四位2进制码。一方面这四位码输入目标芯片的PIO11~PIO8和PIO15~PIO12，另一方面，可以观察发光管D1至D8来了解输入的数值。例如，当键1控制输入PIO11~PIO8的数为^HA时，则发光管D4和D2亮，D3和D1灭。电路的键8至键3分别控制一个高低电平信号发生器向目标芯片的PIO7至PIO2输入高电平或低电平，扬声器接在“SPEAKER”上，具体接在哪一引脚要看目标芯片的类型，这需要查第3节的引脚对照表。如目标芯片为FLEX10K10，则扬声器接在“3”引脚上。目标芯片的时时钟输入未在图上标出，也需查阅第3节的引脚对照表。例如，目标芯片为XC95108，则输入此芯片的时钟信号有CLOCK0至CLOCK10，共11个可选的输入端，对应的引脚为65至80。具体的输入频率，可参考主板频率选择模块。此电路可用于设计频率计，周期计，计数器等等。 (2)结构图NO.1：适用于作加法器、减法器、比较器或乘法器等。例如，加法器设计，可利用键4和键3输入8 位加数；键2和键1输入8位被加数，输入的加数和被加数将显示于键对应的数码管4-1，相加的和显示于数码管6和5；可令键8控制此加法器的最低位进位。 (3)结构图NO.2：可用于作VGA视频接口逻辑设计，或使用数码管8至数码管5共4个数码管作7段显示译码方面的实验；而数码管4至数码管1，4个数码管可作译码后显示，键1和键2可输入高低电平。 (4)结构图NO.3：特点是有8个琴键式键控发生器，可用于设计八音琴等电路系统。也可以产生时间长度可控的单次脉冲。该电路结构同结构图NO.0一样，有8个译码输出显示的数码管，以显示目标芯片的32位输出信号，且8个发光管也能显示目标器件的8位输出信号。 (5）结构图NO.4：适合于设计移位寄存器、环形计数器等。电路特点是，当在所设计的逻辑中有串行2进制数从PIO10输出时，若利用键7作为串行输出时钟信号，则PIO10的串行输出数码可以在发光管D8至D1上逐位显示出来，这能很直观地看到串出的数值。 (6)结构图NO.5：此电路结构比较复杂，有较强的功能，主要用于目标器件与外界电路的接口设计实验。该电路主要含以9大模块： 1．普通内部逻辑设计模块。在图的左下角。此模块与以上几个电路使用方法相同，例如同结构图NO.3的唯一区别是8个键控信号不再是琴键式电平输出，而是高低电平方式向目标芯片输入（即乒乓开关）。此电路结构可完成许多常规的实验项目。 2．RAM/ROM接口。在图左上角，此接口对应于主板上，有2个32脚的DIP座，在上面可以插RAM，也可插ROM（仅GW48-GK/PK系统包含此接口）例如： RAM：628128；ROM：27C010、27C020、27C040、27C080、29C010、29C020、29C040等。 此32脚座的各引脚与目标器件的连接方式示于图上，是用标准引脚名标注的，如PIO48（第1脚）、PIO10（第2脚）等等。注意，RAM/ROM的使能由拨码开关“1”控制。 对于不同的RAM或ROM，其各引脚的功能定义不尽一致，即，不一定兼容，因此在使用前应该查阅相关的资料，但在结构图的上方也列出了部分引脚情况，以资参考。 3．VGA视频接口。在图右上角，它与目标器件有5个连接信号：PIO40、41、42、43、44，通过查表（第3节的引脚对照表），可的对应于EPF10K20-144或EP1K30/50-144的5个引脚号分别是：87、88、89、90、91。 4．PS/2键盘接口。在图右上侧。它与目标器件有2个连接信号：PIO45、46。 5．A/D转换接口。在图左侧中。图中给出了ADC0809与目标器件连接的电路图。使用注意事项可参照上节。有关FPGA/CPLD与ADC0809接口方面的实验示例在本实验讲义中已经给出（实验12）。 6．D/A转换接口。在图右下侧。图中给出了DAC0832与目标器件连接的电路图。使用注意事项可参照上节。有关FPGA/CPLD与0832接口方面的实验示例在本实验讲义中已经给出（实验16）。 7．LM311接口。注意，此接口电路包含在以上的D/A接口电路中，可用于完成使用DAC0832与比较器LM311共同实现A/D转换的控制实验。比较器的输出可通过主板左下侧的跳线选择“比较器”，使之与目标器件的PIO37相连。以便用目标器件接收311的输出信号。 注意，有关D/A和311方面的实验都必须打开+/-12V电压源，实验结束后关闭此电源。 8．单片机接口。根据此图和附图2-13，给出了单片机与目标器及LCD显示屏的连接电路图。 9．RS232通信接口。 注意，结构图NO.5中并不是所有电路模块都可以同时使用，这是因为各模块与目标器件的IO接口有重合。仔细观察可以发现： 1．当使用RAM/ROM时，数码管3、4、5、6、7、8共6各数码管不能同时使用，这时，如果有必要使用更多的显示，必须使用以下介绍的扫描显示电路。 但RAM/ROM可以与D/A转换同时使用，尽管他们的数据口（PIO24、25、26、27、28、29、30、31）是重合的。这时如果希望将RAM/ROM中的数据输入D/A器件中，可设定目标器件的PIO24、25、26、27、28、29、30、31端口为高阻态；而如果希望用目标器件FPGA直接控制D/A器件，可通过拨码开关禁止RAM/ROM数据口。 RAM/ROM能与VGA同时使用，但不能与PS/2同时使用，这时可以使用以下介绍的PS/2接口。 2．​ A/D不能与RAM/ROM同时使用，由于他们有部分端口重合，若使用RAM/ROM，必须禁止ADC0809，而当使用ADC0809时，应该禁止RAM/ROM，如果希望A/D和RAM/ROM同时使用以实现诸如高速采样方面的功能，必须使用含有高速A/D器件的适配板，如GWAK30+等型号的适配板。 3．​ RAM/ROM不能与311同时使用，因为在端口PIO37上，两者重合。 (7)结构图NO.6：此电路与NO.2相似，但增加了两个4位2进制数发生器，数值分别输入目标芯片的PIO7~PIO4和PIO3~PIO0。例如，当按键2时，输入PIO7~PIO4的数值将显示于对应的数码管2，以便了解输入的数值。 (8）结构图NO.7：此电路适合于设计时钟、定时器、秒表等。因为可利用键8和键5分别控制时钟的清零和设置时间的使能；利用键7、5和1进行时、分、秒的设置。 (9）结构图NO.8：此电路适用于作并进/串出或串进/并出等工作方式的寄存器、序列检测器、密码锁等逻辑设计。它的特点是利用键2、键1能序置8位2进制数，而键6能发出串行输入脉冲，每按键一次，即发一个单脉冲，则此8位序置数的高位在前，向PIO10串行输入一位，同时能从D8至D1的发光管上看到串形左移的数据，十分形象直观。 (10)结构图NO.9：若欲验证交通灯控制等类似的逻辑电路，可选此电路结构。 (11)当系统上的“模式指示”数码管显示“A”时，系统将变成一台频率计，数码管8将显示“F”，“数码6”至“数码1”显示频率值，最低位单位是Hz。测频输入端为系统板右下侧的插座。 (13)实验电路结构图COM：此图的所有电路仅GW48-GK/PK系统拥有，即以上所述的所有电路结构（除RAM/ROM模块），包括“实验电路结构NO.0”至“实验电路结构NO.B”共11套电路结构模式为GW48-CK和GW48-GK/PK两种系统共同拥有（兼容），我们把他们称为通用电路结构。在原来的11套电路结构模式中的每一套结构图中增加附图2-13所示的“实验电路结构图COM”。 例如，在GW48-GK系统中，当“模式键”选择“5”时，电路结构将进入附图2-7所示的实验电路结构图NO.5外，还应该加入“实验电路结构图COM”。这样以来，在每一电路模式中就能比原来实现更多的实验项目。 “实验电路结构图COM”包含的电路模块有： 1．​ PS/2键盘接口。注意，在通用电路结构中，还有一个用于鼠标的PS/2接口。 2．​ 4键直接输入接口。原来的键1至键8是由“多任务重配置”电路结构控制的，所以键的输入信号没有抖动问题，不需要在目标芯片的电路设计中加入消抖动电路，这样，能简化设计，迅速入门。所以设计者如果希望完成键的消抖动电路设计，可利用此图的键9至键12。当然也可以利用此4键完成其他方面的设计。注意，此4键为上拉键，按下后为低电平。 3．​ I平方C串行总线存储器件接口。该接口器件用24C01担任，这是一种十分常用的串行E平方ROM器件。 4．​ USB接口。此接口是SLAVE接口。 5．​ 扫描显示电路。这是一个6数码管（共阴数码管）的扫描显示电路。段信号为7个数码段加一个小数点段，共8位，分别由PIO60、61、62、63、64、65、66、67通过同相驱动后输入；而位信号由外部的6个反相驱动器驱动后输入数码管的共阴端。 6．​ 实验电路结构图COM”中各标准信号（PIOX）对应的器件的引脚名，必须查附表1-2，而不是查第3节的通用的引脚对照表。附表1-2仅适用于GW48-GK/PK系统： 7 发光管插线接口。在主板的右上方有6个发光管（共阳连接），以供必要时用接插线与目标器件连接显示。由于显示控制信号的频率比较低，所以目标器件可以直接通过连接线向此发光管输出。 实验电路结构图 附图2-2 实验电路结构图NO.0 附图2-3 实验电路结构图NO.1 附图2-4 实验电路结构图NO.2 附图2-5 实验电路结构图NO.3 附图2-6 实验电路结构图NO.4 附图2-8 实验电路结构图NO.6 附图2-7 实验电路结构图NO.5 附图2-9 实验电路结构图NO.7 附图2-10 实验电路结构图NO.8 附图2-13 实验电路结构图COM 附图2-11 实验电路结构图NO.9 第三节 GW48CK/GK/PK 系统（万能接插口与结构图信号/与芯片引脚对照表 结构图上的信号名 ispLSI 1032E -PLCC84 ispLSI1048E -PQFP128 FLEX EPF10K10 -PLCC84 XCS05/XCS10 -PLCC84 EPM7128S-PL84 EPM7160S-PL84 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 PIO0 26 I/O0 21 I/O0 5 I/O0 3 I/O0 4 I/O0 PIO1 27 I/O1 22 I/O1 6 I/O1 4 I/O1 5 I/O1 PIO2 28 I/O2 23 I/O2 7 I/O2 5 I/O2 6 I/O2 PIO3 29 I/O3 24 I/O3 8 I/O3 6 I/O3 8 I/O3 PIO4 30 I/O4 25 I/O4 9 I/O4 7 I/O4 9 I/O4 PIO5 31 I/O5 26 I/O5 10 I/O5 8 I/O5 10 I/O5 PIO6 32 I/O6 27 I/O6 11 I/O6 9 I/O6 11 I/O6 PIO7 33 I/O7 28 I/O7 16 I/O7 10 I/O7 12 I/O7 PIO8 34 I/O8 29 I/O8 17 I/O8 13 I/O8 15 I/O8 PIO9 35 I/O9 30 I/O9 18 I/O9 14 I/O9 16 I/O9 PIO10 36 I/O10 31 I/O10 19 I/O10 15 I/O10 17 I/O10 PIO11 37 I/O11 32 I/O11 21 I/O11 16 I/O11 18 I/O11 PIO12 38 I/O12 34 I/O12 22 I/O12 17 I/O12 20 I/O12 PIO13 39 I/O13 35 I/O13 23 I/O13 18 I/O13 21 I/O13 PIO14 40 I/O14 36 I/O14 24 I/O14 19 I/O14 22 I/O14 PIO15 41 I/O15 37 I/O15 25 I/O15 20 I/O15 24 I/O15 PIO16 45 I/O16 38 I/O16 27 I/O16 23 I/O16 25 I/O16 PIO17 46 I/O17 39 I/O17 28 I/O17 24 I/O17 27 I/O17 PIO18 47 I/O18 40 I/O18 29 I/O18 25 I/O18 28 I/O18 PIO19 48 I/O19 41 I/O19 30 I/O19 26 I/O19 29 I/O19 PIO20 49 I/O20 42 I/O20 35 I/O20 27 I/O20 30 I/O20 PIO21 50 I/O21 43 I/O21 36 I/O21 28 I/O21 31 I/O21 PIO22 51 I/O22 44 I/O22 37 I/O22 29 I/O22 33 I/O22 PIO23 52 I/O23 45 I/O23 38 I/O23 35 I/O23 34 I/O23 PIO24 53 I/O24 52 I/O24 39 I/O24 36 I/O24 35 I/O24 PIO25 54 I/O25 53 I/O25 47 I/O25 37 I/O25 36 I/O25 PIO26 55 I/O26 54 I/O26 48 I/O26 38 I/O26 37 I/O26 PIO27 56 I/O27 55 I/O27 49 I/O27 39 I/O27 39 I/O27 PIO28 57 I/O28 56 I/O28 50 I/O28 40 I/O28 40 I/O28 PIO29 58 I/O29 57 I/O29 51 I/O29 41 I/O29 41 I/O29 PIO30 59 I/O30 58 I/O30 52 I/O30 44 I/O30 44 I/O30 PIO31 60 I/O31 59 I/O31 53 I/O31 45 I/O31 45 I/O31 PIO32 68 I/O32 60 I/O32 54 I/O32 46 I/O32 46 I/O32 PIO33 69 I/O33 61 I/O33 58 I/O33 47 I/O33 48 I/O33 PIO34 70 I/O34 62 I/O34 59 I/O34 48 I/O34 49 I/O34 PIO35 71 I/O35 63 I/O35 60 I/O35 49 I/O35 50 I/O35 PIO36 72 I/O36 66 I/O36 61 I/O36 50 I/O36 51 I/O36 PIO37 73 I/O37 67 I/O37 62 I/O37 51 I/O37 52 I/O37 PIO38 74 I/O38 68 I/O38 64 I/O38 56 I/O38 54 I/O38 PIO39 75 I/O39 69 I/O39 65 I/O39 57 I/O39 55 I/O39 PIO40 76 I/O40 70 I/O40 66 I/O40 58 I/O40 56 I/O40 PIO41 77 I/O41 71 I/O41 67 I/O41 59 I/O41 57 I/O41 PIO42 78 I/O42 72 I/O42 70 I/O42 60 I/O42 58 I/O42 PIO43 79 I/O43 73 I/O43 71 I/O43 61 I/O43 60 I/O43 PIO44 80 I/O44 74 I/O44 72 I/O44 62 I/O44 61 I/O44 PIO45 81 I/O45 75 I/O45 73 I/O45 65 I/O45 63 I/O45 PIO46 82 I/O46 76 I/O46 78 I/O46 66 I/O46 64 I/O46 PIO47 83 I/O47 77 I/O47 79 I/O47 67 I/O47 65 I/O47 PIO48 3 I/O48 85 I/O48 80 I/O48 68 I/O48 67 I/O48 PIO49 4 I/O49 86 I/O49 81 I/O49 69 I/O49 68 I/O49 SPKER 5 I/O50 87 I/O50 3 CLRn 70 I/O50 81 I/O50 CLOCK0 6 I/O51 88 I/O51 2 IN1 72 I/O52 结构图上的信号名 ispLSI 1032E -PLCC84 ispLSI1048E -PLCC84 FLEX EPF10K10 -PLCC84 XCS05/XCS10 -PLCC84 EPM7128S-PL84 EPM7160S-PL84 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 CLOCK0 6 I/O51 88 I/O51 2 IN1 72 I/O52 2 IN4 CLOCK1 66 Y1 83 Y1 42 IN2 77 I/O53 69 I/O50 CLOCK2 7 I/O52 89 I/O52 43 GCK2 78 I/O54 70 I/O51 CLOCK3 8 I/O53 90 I/O53 44 IN3 79 I/O55 73 I/O52 CLOCK4 9 I/O54 91 I/O54 80 I/O56 74 I/O53 CLOCK5 63 Y2 80 Y2 83 OE 81 I/O57 75 I/O54 CLOCK6 10 I/O55 92 I/O55 82 I/O58 76 I/O55 CLOCK7 11 I/O56 93 I/O56 79 I/O57 CLOCK8 62 Y3 79 Y3 84 IN4 83 I/O59 80 I/O58 CLOCK9 12 I/O57 94 I/O57 1 GCK1 84 I/O60 83 IN1 CLOCK10 13 I/O58 95 I/O58 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 结构图上的信号名 XCS30 144-PIN TQFP XC95108 XC9572 -PLCC84 EP1K100 EPF10K30E/50E 208-PIN P/RQFP FLEX10K20 EP1K30/50 144-PIN TQFP ispLSI 3256/A -PQFP160 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 PIO0 138 I/O0 1 I/O0 7 I/O 8 I/O0 2 I/O0 PIO1 139 I/O1 2 I/O1 8 I/O 9 I/O1 3 I/O1 PIO2 140 I/O2 3 I/O2 9 I/O 10 I/O2 4 I/O2 PIO3 141 I/O3 4 I/O3 11 I/O 12 I/O3 5 I/O3 PIO4 142 I/O4 5 I/O4 12 I/O 13 I/O4 6 I/O4 PIO5 3 I/O5 6 I/O5 13 I/O 17 I/O5 7 I/O5 PIO6 4 I/O6 7 I/O6 14 I/O 18 I/O6 8 I/O6 PIO7 5 I/O7 9 I/O7 15 I/O 19 I/O7 9 I/O7 PIO8 9 I/O8 10 I/O8 17 I/O 20 I/O8 11 I/O8 PIO9 10 I/O9 11 I/O9 18 I/O 21 I/O9 13 I/O9 PIO10 12 I/O10 12 I/O10 24 I/O 22 I/O10 14 I/O10 PIO11 13 I/O11 13 I/O11 25 I/O 23 I/O11 15 I/O11 PIO12 14 I/O12 14 I/O12 26 I/O 26 I/O12 16 I/O12 PIO13 15 I/O13 15 I/O13 27 I/O 27 I/O13 17 I/O13 PIO14 16 I/O14 17 I/O14 28 I/O 28 I/O14 25 I/O14 PIO15 19 I/O15 18 I/O15 29 I/O 29 I/O15 26 I/O15 PIO16 20 I/O16 19 I/O16 30 I/O 30 I/O16 28 I/O16 PIO17 21 I/O17 20 I/O17 31 I/O 31 I/O17 29 I/O17 PIO18 22 I/O18 21 I/O18 36 I/O 32 I/O18 30 I/O18 PIO19 23 I/O19 23 I/O19 37 I/O 33 I/O19 32 I/O19 PIO20 24 I/O20 24 I/O20 38 I/O 36 I/O20 33 I/O20 PIO21 25 I/O21 25 I/O21 39 I/O 37 I/O21 34 I/O21 PIO22 26 I/O22 26 I/O22 40 I/O 38 I/O22 35 I/O22 PIO23 28 I/O23 31 I/O23 41 I/O 39 I/O23 36 I/O23 PIO24 29 I/O24 32 I/O24 44 I/O 41 I/O24 37 I/O24 PIO25 30 I/O25 33 I/O25 45 I/O 42 I/O25 38 I/O25 PIO26 75 I/O26 34 I/O26 113 I/O 65 I/O26 82 I/O26 PIO27 77 I/O27 35 I/O27 114 I/O 67 I/O27 83 I/O27 PIO28 78 I/O28 36 I/O28 115 I/O 68 I/O28 84 I/O28 PIO29 79 I/O29 37 I/O29 116 I/O 69 I/O29 85 I/O29 PIO30 80 I/O30 39 I/O30 119 I/O 70 I/O30 86 I/O30 PIO31 82 I/O31 40 I/O31 120 I/O 72 I/O31 87 I/O31 PIO32 83 I/O32 41 I/O32 121 I/O 73 I/O32 88 I/O32 PIO33 84 I/O33 43 I/O33 122 I/O 78 I/O33 89 I/O33 结构图上的信号名 XCS30 144-PIN TQFP XC95108 XC9572 -PLCC84 EP1K100 EPF10K30E/50E 208-PIN P/RQFP FLEX10K20 EP1K30/50 144-PIN TQFP ispLSI 3256/A -PQFP160 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 引脚号 引脚名称 PIO34 85 I/O34 44 I/O34 125 I/O 79 I/O34 90 I/O34 PIO35 86 I/O35 45 I/O35 126 I/O 80 I/O35 92 I/O35 PIO36 87 I/O36 46 I/O36 127 I/O 81 I/O36 93 I/O36 PIO37 88 I/O37 47 I/O37 128 I/O 82 I/O37 94 I/O37 PIO38 89 I/O38 48 I/O38 131 I/O 83 I/O38 95 I/O38 PIO39 92 I/O39 50 I/O39 132 I/O 86 I/O39 96 I/O39 PIO40 93 I/O40 51 I/O40 133 I/O 87 I/O40 105 I/O40 PIO41 94 I/O41 52 I/O41 134 I/O 88 I/O41 106 I/O41 PIO42 95 I/O42 53 I/O42 135 I/O 89 I/O42 108 I/O42 PIO43 96 I/O43 54 I/O43 136 I/O 90 I/O43 109 I/O43 PIO44 97 I/O44 55 I/O44 139 I/O 91 I/O44 110 I/O44 PIO45 98 I/O45 56 I/O45 140 I/O 92 I/O45 112 I/O45 PIO46 99 I/O46 57 I/O46 141 I/O 95 I/O46 113 I/O46 PIO47 101 I/O47 58 I/O47 142 I/O 96 I/O47 114 I/O47 PIO48 102 I/O48 61 I/O48 143 I/O 97 I/O48 115 I/O48 PIO49 103 I/O49 62 I/O49 144 I/O 98 I/O49 116 I/O49 SPEAKER 104 I/O 63 I/O50 148 I/O 99 I/O50 117 I/O50 CLOCK0 111 65 I/O51 182 I/O 54 INPUT1 118 I/O CLOCK1 113 66 I/O52 183 I/O 55 GCLOK1 119 I/O CLOCK2 114 67 I/O53 184 I/O 124 INPUT3 120 I/O CLOCK3 106 68 I/O54 149 I/O 100 I/O51 121 I/O CLOCK4 112 69 I/O55 150 I/O 101 I/O52 103 Y2 CLOCK5 115 70 I/O56 157 I/O 102 I/O53 122 I/O CLOCK6 116 71 I/O57 170 I/O 117 I/O61 123 I/O CLOCK7 76 72 I/O58 112 I/O 118 I/O62 102 Y3 CLOCK8 117 75 I/O60 111 I/O 56 INPUT2 124 I/O CLOCK9 119 79 I/O63 104 I/O 125 GCLOK2 126 I/O CLOCK10 2 103 I/O 119 I/O63 101 Y4 注，对于GWAK30+/50+适配板的时钟引脚应该查下章的“时钟连接表1” 第二章 GWAK30+/50+适配板使用说明 附图2-1 GWAK30+/50+上高速A/D电路图 GW48-GK/PK主系统推荐的超强功能适配板是GWAK30+，结合主系统，该适配板可以完成多相设计项目，例如： 1、简单数字信号处理项目的设计；2、数字锁相环；3、数字震荡器；4、频率合成器；5、扫频信号源；6、VGA显示图象电路；7、图象处理模块；8、高速采样模块电路，如存储示波器；9、部分通信原理方面的设计实验等。 GWAK30+适配板使用注意事项： 1、该适配板上的FPGA的引脚锁定和定义方法与其他目标器件一样，都必须查 第一章第3节的引脚表，惟独不同的是，时钟输入的引必须查以下的“时钟连接表”。 2、高速A/D5510的连线情况如附图2-1所示，其模拟信号输入端有两个：一个是孔形座，另一是针形座，其中：“A_INPUT”模拟信号输入端；“A_GND”是模拟地。插座“SL”是参考电压选择座，选“SL_VCC”，表示以主板VCC电压作为参考电压；选“SL_REF”，则以外部参考电压为A/D的参考电压，而外部参考电压必须来自“REF_V”。 3、如附图2-2所示，GWAK30+板上有一74HC245，其输出端口恰好与主板上的RAM/ROM的数据口相接，是用来进行逻辑数据采集的。例如可用来设计逻辑分析仪，可利用目标器件的第100脚，即“P100”接受触发信号，当对外部逻辑信号采样时，首先使能74HC245，即使“ENABL”端短路，即使其/E（245的第19脚）与目标器件的102脚相接，并为低电平，使FPGA能控制信号采样；然后令74HC245令目标芯片的第41、42、65、67、68、69、70、72脚为高阻态或输入状态，这样一来，通过FPGA扫变主板上的RAM的地址，外部逻辑信号即可进入RAM中，采样结束后，可使第102脚为高电平，然后通过第41、42、65、67、68、69、70、72脚将RAM中的数据读出，经由适配板上的并行口传输给PC机。 必须注意，平时“ENA”座的短路帽必须接在“CLOSE”端。 4、如附图2-2所示，适配板上还有一个可供与PC机通信的并行口。此口可以利用FPGA的并行下载通信线来与PC机通信。方法是当把设计好的文件下载（配置）进FPGA后，将左侧的开关打到“LOCK”，然后拔下下载线，插到适配板的并行口上，即可进行相关的实验了。 时钟连接表1 CLK0 CLK2 CLK5 CLK9 P126 P54 P56 P124 第三章 GW48系统专用配套之GWDVP-B电子设计应用板使用说明 （其它信息请参考POWER POINT 文件GWDVPB说明