数字电路答案第六章

第6章可编程逻辑器件PLD可编程逻辑器件PLD是由用户借助计算机和编程设备对集成电路进行编程，使之具有预定的逻辑功能，成为用户 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 的ASIC芯片。近年来，可编程逻辑器件从芯片密度上、速度上发展相当迅速，已成为集成电路的一个重要分支。本章要求读者了解PLD器件的工作原理，掌握用可编程逻辑器件设计数字电路的方法。为掌握使用电子设计自动化和可编程逻辑器件设计电路系统的后续课程打下良好的基础。第一节基本知识、重点与难点1、基本知识（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD包括只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL和可擦写编程逻辑器件EPLD等。它们的组成和工作原理基本相似，其基本结构由与阵列和或阵列构成。与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。在数字电路中，任何组合逻辑函数均可 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程；（2）与或阵列均可编程；（3）与阵列可编程，或阵列固定。2.按编程方式分类（1）掩膜编程；（2）熔丝与反熔丝编程；（3）紫外线擦除、电可编程；（4）电擦除、电可编程；（5）在系统编程（Isp）。（三）高密度可编程逻辑器件HDPLD单片高密度可编程逻辑器件HDPLD（HighDensityProgrammableLogicDevice）芯片内，可以集成成千上万个等效逻辑门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。HDPLD器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD器件。（四）现场可编程门阵列FPGA现场可编程门阵列的编程单元是基于静态存储器（SRAM）结构，不像PLD那样受结构的限制，它可以靠门与门的连接来实现任何复杂的逻辑电路，更适合实现多级逻辑功能。现场可编程门阵列FPGA与HDPLD相比较特点如下：（1）FPGA的编程单元是基于SRAM结构，可以无限次编程，它为易失性元件，掉电后芯片内信息丢失。通电之后，要为FPGA重新配置逻辑。（2）FPGA中实现逻辑功能的CLB比HDPLD实现逻辑功能的OLMC规模小，制作一个OLMC的面积可以制作多个CLB，因而FPGA内的触发器要多于HDPLD的触发器，使得FPGA在实现时序电路时要强于HDPLD。（3）HDPLD的信号汇总于编程内连矩阵，然后分配到各个宏单元，因此信号通路固定，系统速度可以预测。而FPGA的内连线是分布在CLB周围，而且编程的种类和编程点很多，使得布线相当灵活。（4）由于FPGA的CLB规模小，可分为两个独立的电路，又有丰富的连线，所以系统综合时可进行充分的优化，以达到逻辑最高的利用。（五）随机存取存储器RAMRAM的基本结构由存储矩阵，地址译码器及读写控制电路组成。存储矩阵是用来存储要存放的代码，矩阵中每个存储单元都用一个二进制码给以编号，以便查询此单元。译码器可以将输入地址译为电平信号，以选中存储矩阵中的相应单元。随机存取是指可以随时将数据存入、取出。随机存储器的主要指标是存储器容量和存取时间（周期）。存储容量表示一片RAM存储数据的能力。存放一个二进制数码需要一个存储单元，所以存储容量常用存储单元的总数（bit）来表示。存取时间表示从存储器中开始存取第一个字到能够存取第二个字为止所需的时间，或称为存取周期。存取时间越短，表示存储器的存取速度越高。存储器根据工作原理的不同可分为静态RAM和动态RAM两大类。（1）静态RAM静态RAM是在触发器的基础上附加控制线或门控制管构成的，它们是靠电路状态来存储数据。根据使用的器件不同，静态存储单元又分为MOS型和双极型两种。（2）动态RAM动态RAM是利用MOS管栅级电容能够存储电荷的原理制成的。由于栅极电容的容量很小，而漏极电流不可能为零，所以电荷的存储时间有限。为了及时补充泄漏掉的电荷以避免存储信号丢失，必须定时给栅极电容补充电荷，通常把这种操作叫做刷新或再生。二、重点与难点重点：1.可编程逻辑器件PLD的基本结构基于任何组合逻辑函数均可化为与或式，从而实现与门—或门两级电路实现，而任何时序电路又都是由组合电路加上存储元件（触发器）构成。2.可编程逻辑器件PLD按编程部位分类、编程方法分类的基本概念及其特征。3.多次可擦写的可编程逻辑器件PLD主要基于浮栅技术，这种技术是一只多晶硅浮栅浮于控制栅和衬底之间的半导体中。当控制栅上的电压加大时，产生很强的电场，足以使电子获得能量穿过半导体进入浮栅驻留。这样MOS管因为浮栅上存储负电荷作用使开启电压改变，从而达到逻辑编程“0”和“1”的目的。4.单片可编程逻辑器件容量总是有限的，所以在设计时，应考虑利用多片PLD，按一定方法连接以扩展其容量。（1）字长扩展字长又称为数据位数，对字长的扩展即是地址的位数保持不变，而对数据位增加。（2）字扩展字又称为地址位数，对字的扩展即是数据的位数保持不变，而对地址位增加。5.可编程逻辑阵列PLA电路的 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 方法：（1）根据题意或者电路图，写出逻辑与-或表达式；（2）若时序电路，则写出激励、驱动和输出方程；（3）写出真值表或者状态图；（4）根据真值表或者状态图分析其工作原理。6.高密度可编程逻辑器件HDPLD的基本组成和其工作原理。7.现场可编程门阵列FPGA工作原理是靠门与门的连接实现任何复杂的逻辑电路，较适于多级逻辑设计。重点在于掌握工作原理及其特点。难点：1.可编程逻辑器件的不同分类方法及其基本概念。2.PLA电路的设计方法：（1）根据题意写出真值表或者状态图；（2）选择触发器；（3）写出驱动、激励和输出方程；（4）画出PLA电路图。3.现场可编程门阵列FPGA中的可配置逻辑块CLB不仅可以完成组合逻辑、时序逻辑电路的功能，而且还可以作为RAM使用。当作为RAM使用时，不仅可以配置成电平触发的16位双口或32位单口RAM，而且还可以配置成边沿触发的16位双口或32位单口RAM。三、考核题型与考核重点1．概念与简答题型1为填空、判断和选择；题型2为叙述基本概念与特点。建议分配的分数为5～10分。2．综合分析与设计题型1为PLA或PROM的设计或分析题目；题型2为PLA或PROM结合中、小规模组合和时序集成电路，分析或设计的综合电路。建议分配的分数为10～20分。第二节典型题解例题6.1试用SD80532×8bitPROM构成容量为128×2bitPROM。解：此题是增加地址（字数）、减少数据位。可用一片SD805和一片双4选1数据选择器T1153来实现。因为SD805容量为32字×8位，即有32×8=256个存储单元，正好满足128字×2位PROM的容量，连接电路图如例题6.1图所示。通过七位地址输入端A、B、C、D、E、F和G对128字寻址，其中A是最低位，G是最高位。字选地址表如例题6.1表所示。例题6.1表字选地址表AB地址00100111CDEFGY1Y5Y2Y6Y3Y7Y4Y8000001000011111W1W5W125W2W6W126W3W7W127W4W8W128例题6.2芯片74161功能和PROM组成例题6.2图所示电路。要求：（1）分析74161功能，说明电路的计数长度。（2）分析W、X、Y、Z的函数表达式。（3）在CP作用下，分析W、X、Y、Z端顺序输出的8421BCD码的状态，并说明电路的功能。解：（1）同步16进制计数器74161按例题6.2图接法是16进制，其Q3、Q2、Q1、Q0状态由0000，0001到1111，再重复。（2）W、X、Y、Z的函数表达式为：W=Σm（5，11，12，14）X=Σm（2，4，7，8，10，13）Y=Σm（0，6，7，9，13，15）Z=Σm（0，1，3，4，5，8，9，10，12，13，14，15）（3）W、X、Y、Z端顺序输出为3141592653589793的8421BCD码。因此该电路是一个能产生16位的π函数发生器。例题6.3试设计产生例题6.3图(a)所示四路周期信号的逻辑电路（采用PROM设计电路）。解：由例题6.3图(a)看出，要求产生的四路信号是周期为16的四组同步序列，如例题6.3表所示。用一个模16同步加法计数器产生四位地址，计数器状态由状态0～15循环转换，每个状态便给出一组四位地址。随着计数器状态的循环转换，地址循环选通，从PROM输出端就得到四组同步序列。为了使四组同步序列符合真值表6.2.2，必须依据序列要求给PROM正确编程，为此，由例题6.3表得Y3=W1+W2+W5+W6+W9+W10+W13+W14Y2=W2+W3+W4+W5+W10+W11+W12+W13Y1=W4+W5+W6+W7+W8+W9+W10+W11Y0=W8+W9+W10+W11+W12+W13+W14+W15上式很容易用二极管或多发射极晶体管构成的存储矩阵予以实现，所以用一片中规模四位二进制计数器和一个16字×4位PROM就可以实现题意功能，逻辑框图如例题6.3图(b)所示。例题6.3表例题6.3真值表计数器状态字线序列输出Q3Q2Q1Q0WY3Y2Y1Y000000001001000110100010101100111100010011010W0W1W2W3W4W5W6W7W8W9W100000100011000100011011101010001000111011111110111100110111101111W11W12W13W14W1501110101110110010001例题6.4PLA和D触发器组成的同步时序电路如例题6.4图(a)所示。要求：（1）写出电路的驱动方程、输出方程。（2）分析电路功能，画出电路的状态转换图。解：（1）根据PLA与—或阵列的输入/输出关系，可直接得到各触发器的驱动方程及输出方程：D0=Q0+Q1Q0D1=Q1Q0+Q1Q0D2=Q0Q2+Q2Q0QCC=Q0Q1Q2+Q0Q1Q2（2）先设定电路的状态，根据触发器的激励方程和输出方程，可列出例题6.4表所示的电路状态转换表，并画出例题6.4图(b)所示的电路状态转换图。该电路是能够自启动的同步六进制计数器。例题6.4表例题6.4电路状态转换表Q2Q1Q0D2D1D0Q2n+1Q1n+1Q0n+1QCC00000101001110101110101010101110101010001001011101110011110011100011110011100010例题6.5例题6.5图是XC4000E系列芯片中的一个CLB，它实现了16×2电平单口RAM，试分析其逻辑功能。解：组合逻辑输入F1～F4和G1～G4作为RAM的地址线输入，可以通过地址的改变来选中存储单元的信息，此时CLB控制信号Din、S/R和H1分别作为数据信号D1、D0和写使能信号WE，F′和G′作为RAM的数据输出。当RAM写数据时，写使能信号（WE）为高电平选通写译码器，使写译码器使能。地址F1～F4通过地址译码选中16×1阵列中的某一单元。如当F1～F4地址为0000时，并且WE有效，数据D0进入16×1存储矩阵最上面的存储单元。当RAM读出数据时，写使能信号WE为低电平，禁止数据写入。地址信号直接到数据输出选择器选中所需单元从F′读出，形成16×1电平单口RAM，同样G1～G4对应G′组成另一个16×1电平单口RAM。例题6.6试分析例题6.6图所示的随机存取存储器（RAM）电路。（1）存储器的总容量和字长是多少？（2）指出当R/W=1，地址码为16H时，哪些RAM芯片将数据送到数据线上。（3）指出RAM0，RAM1，RAM2，RAM3的存储地址范围各是多少？解：本题采用4片16×4的RAM芯片组成一个容量为32×8位的存储器。由于RAM芯片容量为16×4位，字数及字长均不能满足要求，因此，将4片容量为16×4为的RAM进行两两组合，进行位扩展，组成两个容量为16×8的RAM。然后再用这两个容量为16×8的RAM进行字扩展，组成容量为32×8的RAM。位扩展及字扩展均通过RAM片选信号CS来扩展。数据线有8位（D7～D0），地址线有8位（A7～A0），地址范围从00H到FFH，故最多有256个字。地址线的高4位A7～A4通过门电路构成两个16×8RAM的片选信号，低四位A3～A0则作为16×8RAM自身的地址。片选信号由下式决定。CS0=CS1=A7+A6+A5+A4CS2=CS3=A7+A6+A5+A4可见只有当A7A6A5A4=0000时，CS0=CS1=0，RAM0，RAM1选中工作；当A7A6A5A4=0001时，CS2=CS3=0，RAM2，RAM3选中工作。（1）此RAM电路的总容量为32×8，字长为8位。（2）R/W=1表示发出读存储器的命令，当地址为10H时，即A7A6A5A4A3A2A1A0=00010000，所以CS0=CS1=1，RAM0，RAM1被封锁。CS2=CS3=0，RAM2，RAM3被选中工作，并将地址10H的8位数据读出后送到数据线上。（3）RAM0，RAM1的存储地址范围为00H～0FH；RAM2，RAM3的存储地址范围为10H～1FH。例题6.7分析例题6.7图所示RAM读、写控制电路功能。结合电路的工作原理，总结出控制电路在读出和写入时控制信号应所处的状态。解：从电路的结构而知，门G1～G5为读出、写入的控制部分，门G1，G5和MOS管T1，T2组成三态输出，是读出数据数据通道，而G9～G14是写入数据通道。在CS=0条件下，R/W的状态将决定G2，G3哪个门开。在R/W=1时，G2开，输出为1，G3关，输出为0，于是G4输出为0，G5输出为1。G4输出0使G6，G7中有一个处于开的状态。如D=0（D=1），则G8输出1，G7关，G6开，使T1截止，T2导通，I/O=1，即内存单元的 内容 财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容 送到I/O线，I/O状态同D状态。因为G5输出为1，故G11，G12关，即I/O向内存单元传送数据的通道被切断，这种情况为读出。在R/W=0时，G3开，G2关。G5输出为0，G4输出为1，G6，G7被关，内存向I/O线传送数据的通道被切断，而G11，G12中有一个处于开的状态。当I/O=0时，G11关，G12开，D=0；当I/O=1时，G11开，G12关，D=1，I/O线向内存单元传送数据，这时为写入。在CS=1条件下，G2，G3都被关闭，G4，G5输出均为高，门G6，G7和G11，G12全关，即I/O线和内存单元传送数据的通道均被切断，不能进行读出和写入的操作。根据以上分析可知，读、写控制电路读出和写入的条件是：读操作：CS=0R/W=1写操作：CS=0R/W=0。第三节题解自我检测题解题6.1答：将一个包含有32768个基本单元的存储电路设计成4096个字节的RAM。（1）该RAM有8根数据线？（2）RAM有12根地址线？题6.2答：将一个包含有16384个基本单元的存储电路设计成8位为一个字节的ROM。（1）该ROM有2048个地址？（2）ROM有8个数据读出线？题6.3答：有一个容量为256×4位的RAM。（1）该RAM有1024个基本存储单元？（2）该RAM每次访问4个基本存储单元？（3）该RAM有8地址线？题6.4答：有一个64×1位的RAM。（1）该RAM仅有一套基本译码电路，则地址译码器中应有64个或非门？每个或非门应有6个输入端？（2）若该RAM中的基本存储单元排列成16×4存储阵列，则行、列译码器各应有16个或非门？每个或非门应有4个输入端？（3）若该RAM中的基本存储单元排列成8×8存储阵列，那么行、列译码器各有8个或非门？每个或非门应有3个输入端？(4)上述方案中哪一种最佳？为什么？答：最后一种方案最佳，因为用的或非门最少，且输入端个数最少。题6.5答：判断下列叙述是否正确：（1）FPGA是可编程逻辑器件。（×）（2）PLA实现逻辑函数时，要求产生所有输入变量的最小项。（×）（3）PAL器件仅对逻辑宏单元OLMC进行编程。（×）（4）GAL是通用阵列逻辑器件，可以进行反复编程。（√）（5）用ROM实现组合逻辑时不对函数作任何简化。（√）题6.6答：从可编程结构角度分析，E2PROM的与阵列固定，或阵列可编程。题6.7答：FLASH存储器的两个特点是容量大和速度快。题6.8答：PLA和PAL的阵列结构的共同点是与阵列可编程，而不同点是PLA或阵列可编程，PAL或阵列固定。题6.9答：EPROM浮栅上的电荷泄放需要在芯片的玻璃窗上进行紫外线照射。题6.10答：GAL器件基本上由输入电路、与阵列和输出逻辑宏单元组成。题6.11答：试问256字×32位的EPROM的地址线8根、数据线32根、字线256根？思考题题解题6.1比较浮栅编程技术中的SIMOS和Flash，各有什么特点。答：SIMOS的浮栅到衬底的距离大约200埃，当向浮栅注入电子之后，去掉编程电压，浮栅上的电子无泄放回路，即使反向加电压也无法泄放。若要使浮栅上的电子去掉，必须用紫外线照射。而FLASH的浮栅到衬底的距离大约100埃，当向浮栅注入电子之后，去掉编程电压，浮栅上的电子无泄放回路，但反向加电压后可以放掉浮栅上的电子，并且由于漏、源的不对称性，使得快速分级扩散。题6.2RAM的功能是什么？它通常由哪几部分组成？RAM静态存储单元和动态存储单元有何不同，各有什么特点？答：RAM为随机读写存储器，可从存储器中读出数据，也可将数据写入存储器中的某个单元。通常包括地址译码器、存储矩阵和输入/输出电路三部分。静态存储单元由单元中的触发器保存信息，读出过程不影响单元中存储的内容。动态存储单元利用MOS管栅极电容保存信息，需要定时刷新。题6.3试述PROM、EPROM和E2PROM的特点。答：共同之处：（1）均为可以进行编程的只读存储器；（2）属于非易失性元件，即掉电之后，所存储的信息不丢失；（3）利用了浮栅编程技术；（4）有限次写入数据。不同之处：（1）PROM为一次编程器件；EPROM为电编程、紫外线擦除器件；E2PROM是电编程、电擦除器件；（2）PROM编程元件为熔丝或者是PLICE介质；EPROM是用SIMOS浮栅作为编程元件；E2PROM是用FLOTOX浮栅等作为编程元件。题6.4试述非易失性元件的种类及特点。答：非易失性元件是可编程逻辑器件PLD，包括只读存储器ROM、编程只读存储器PROM、电编程紫外线擦除只读存储器EPROM、电编程电擦除只读存储器E2PROM、在系统编程ISP、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL和高密度可编程逻辑器件HDPLD。他们有相似的基本结构：输入电路、与阵列、或阵列和输出电路。特点：减小系统体积；增强逻辑设计的灵活性；缩短设计周期；提高系统处理速度；降低系统成本；提高系统的可靠性；系统具有加密功能。题6.5简述EPROM实现不同规模逻辑函数的特点。答：EPROM是与阵列固定，输入信号的每个组合都固定连接（不管这个组合是否会被使用），所以与门阵列为全译码阵列，它经常被用来作为数据存储器。还可方便地使用EPROM来实现简单的逻辑函数。若实现复杂的逻辑函数，则会随着输入信号的增加，使得芯片面积增大，利用率和工作速度降低等情况就发生，例如，输入信号有10个，所需要的函数乘积项仅有40个的时候，由于固定的与阵列所产生的10个信号的乘积项有1024个，所以将所有的乘积项（1024）减去所需的乘积项（40）就有984个乘积项被空闲。实际上，大多数组合逻辑函数的最小项不超过40个，则使得PROM芯片的面积利用率不高，功耗增加。题6.6简述PAL的基本结构及命名方法。答：PAL器件的输入、输出结构以及输入、输出的数目是由集成电路制造商根据实际需要情况大致估计确定的。PAL器件的型号很多，它的典型输出结构通常有四种：（1）专用输出结构；（2）可编程I/O结构；（3）寄存器型输出结构；（4）带异或门的寄存器输出结构。一些PAL器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。如由8个寄存器型输出结构组成的PAL器件命名为PAL16R8，由8个可编程I/O结构组成的PAL器件则命名为PAL16L8。题6.7试述PAL和GAL在结构上的不同之处。答：通用阵列逻辑GAL是在PAL基础上发展起来的一种具有较高可靠性和灵活性的新型可编程逻辑器件，它采用E2CMOS工艺和灵活的输出结构，能将数片中小规模集成电路集成在芯片内部，并具有电擦写反复编程的特性。在基本阵列结构上仍是与阵列可编程，或阵列固定的PAL结构。与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（OutputLogicMacroCell），适当地为输出逻辑宏单元进行编程，GAL就可以在功能上代替PAL的四种输出类型及其派生类型，为在同一片GAL中，实现组合逻辑电路和时序逻辑电路的分块设计提供了方便。题6.8简述GAL的输出逻辑宏单元OLMC有哪几种组态及其特点。答：输出逻辑宏单元由对AC1(n)和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态：专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组I/O组态。前三个是组合组态，后两个是时序组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。题6.9Altera可编程逻辑器件EPM7128S由哪几个部分组成，简述其工作原理。答：EPM7128S器件结构是由8个相似的逻辑阵列块（LogicArrayBlock，LAB）、一个可编程内连矩阵（PIA）和多个输入/输出控制块（I/OBlock）组成。每个LAB由16个宏单元（Macrocell）、2个独立的全局时钟和一个全局清除。来自直接输入引脚Input或任何一个I/O引脚的输入信号，既可有6～12条（根据芯片封装确定）进入LAB，又可以有6～12条进入可编程内连矩阵PIA。PIA在芯片的中央，作为中转调度控制，它既可接收来自I/O控制块（6～12）、逻辑阵列块（16）、全局的时钟、清零和使能信号，又可将36个信号发送至LAB的宏单元中的与阵列，6个使能信号发送到I/O控制块用于控制它的三态输出缓冲器。题6.10简述在系统编程芯片的特点，以及设计过程。答：（1）可以脱离编程器进行编程；（2）减少不必要的物理损失；（3）断电后，芯片内部信息不丢失。将选定的在系统编程芯片插入系统，再将设计好的电路通过下载线送入芯片，电路就存在于芯片之中，系统按电路要求进行工作。题6.11EPM7128S的输入/输出模块I/OB可构成哪些组态，试举两例并画出电路图。答：（1）专用输入组态；（2）专用输出组态；（3）专用输入/输出组态；（4）双向控制摆率工作方式等。如思考题6.10图（a）、（b）所示。​�1�I/O来PIA到PIAI到PIA（a）（b）​题6.12试述EPM7128S在那些方面优于GAL16V8。答：高集成密度。HDPLD芯片的规模已达上万个等效逻辑门，往往在一片或几片HDPLD内，可以实现功能相当复杂的数字系统，如在一个芯片内设置数据总线和地址总线。速度高、低功耗、抗噪声容限较大。EPM7128S最快速度的芯片一个引脚经过一个传输门到另一个引脚的延时约为2ns，构成计数器的工作频率大于178.6MHz。在系统编程能力。可测试性能力。大部分可编程逻辑芯片具有JTAG（JointTestActionGroup）边界扫描电路，使芯片具有良好的可测试能力，不但可以对芯片内部进行故障监测，而且还可以进行精确的故障定位。线或功能。EPM7128S为每一个I/O引脚提供了漏极开路操作，使芯片具有其他芯片提供的系统级控制信号的能力，并且可以提供线或功能。异步时钟、异步清零功能。PAL和GAL中触发器的时钟信号是外部引脚统一供给，故只能实现同步时序电路，而HDPLD的触发器时钟信号既可由外部快速提供，也可通过编程，形成不同频率的时钟信号提供给触发器。因此既可同步工作，也可异步工作。输出缓冲器多种使能能力。高密度可编程逻辑器件的三态输出使能控制比PAL、GAL丰富，可由外部引脚使能、宏单元使能和I/O单元使能，使每个I/O引脚可以组成任何组态。乘积项共享功能。PAL和GAL乘积项最多不超过15个（GAL22V10），而EPM7128S有并联扩展乘积项和共享扩展乘积项行分配网络，允许向每个宏单元提供多达32个乘积项。很强的加密能力。HDPLD像GAL一样具有可编程的加密位，不同的是目前对加密的高密度可编程逻辑器件的解密技术还不成熟，因此，当前高密度可编程逻辑器件对电路系统的加密，全面保护专利设计，仍是一种理想的器件。题6.13如何用EPM7128S的共享和并联扩展乘积项实现乘积项为19的逻辑函数，在编号为5的宏单元输出。答：根据题意得知函数的输入乘积项为19个，前面已讨论过每个宏单元输入到乘积选择矩阵的乘积项只有5个，所以至少用4个宏单元的乘积项。通过宏单元的借用通道，向编号较小的宏单元借用乘积项，宏单元5向宏单元4借用5个，向宏单元3借用5个，向宏单元2借用4个，借用的乘积项在并联逻辑扩展乘积项的作用下，进入宏单元5的或门，实现乘积项为19的逻辑函数。题6.14FPGA在结构上有哪些特点？各组成部分的功能是什么？答：FPGA的编程单元是基于静态存储器（SRAM）结构，从理论上讲，具有无限次重复编程的能力。它主要有三个基本部分组成：（1）可配置逻辑模块CLB（ConfigurableLogicBlock），（2）输入/输出模块I/OB（Input/OutputBlock），（3）可编程连写PI（ProgrammableInterconnect）和由它组成的编程开关矩阵PSM（ProgrammableSwitchMatrix）。可配置逻辑模块CLB以方阵的形式布置在器件的中央，FPGA可以提供n×n个CLB，随着可编程逻辑器件的发展，其阵列规模也在增加。CLB本身包含多种逻辑功能部件，使它既能实现组合逻辑电路和时序逻辑电路，又可实现包括静态RAM的各种运算电路。输入/输出模块I/OB分布在芯片的四周，它是提供外部封装引脚和内部信息的接口电路，该接口电路通过设计编程可以分别组态为输入引脚、输出引脚和双向引脚，并且具有控制速率、降低功耗等功能。可编程连线PI分布在CLB周围及CLB和I/OB之间，它们的主要作用是完成CLB之间逻辑连接以及将信息传递到I/OB。题6.15简述HDPLD和FPGA在编程连线方面的不同之处，以及由此产生的特点。答：HDPLD内部连线汇总于编程内连矩阵，然后分配到各个宏单元，因此信号通路固定，系统速度可以预测。而FPGA的内连先是分配在CLB周围，而且编程的种类和编程点很多，使得布线相当灵活，因此在系统速度方面低于HDPLD的速度。由于FPGA的CLB规模小，可分为两个独立的电路，又有丰富的连线，所以系统综合时可进行充分的优化，以达到逻辑最高的利用。题6.16GAL和EPLD之间的根本区别是什么？在EPLD制造过程中使用了什么技术？答：GAL和EPLD的根本区别在于EPLD的集成度远高于GAL，两者在结构上是一样的。EPLD在制造过程中，采用了FLOTOX或FLASH浮栅技术。习题题解习题6.1用EPROM实现下列多输出函数解：输入信号是3个A、B、C，输出是4个F1、F2、F3、F4。可编程阵列规模为8×4。输入A、B、C在与阵列进行全译码，产生所有的最小项。习题6.2表习题6.2图真值表A2A1B2B1C4C3C2C100000000000100000010000000110000010000000101000101100010011100111000000010010010101001001011011011000000110100111110011011111001在或阵列上，输出F1、F2、F3、F4根据给定的逻辑函数，得到最小项。然后在或阵列进行编程，得到习题6.1图所示的与或阵列图。习题6.2用适当规模的EPROM设计两位二进制数乘法器，输入乘数和被乘数分别为A2A1和B2B1，输出为四位二进制数C4、C3、C2、C1，并且说明所用EPROM的容量。解：本题是利用紫外线擦除、电编程的EPROM实现组合逻辑电路的设计问题。依照所要求的电路功能，可按两个2位二进制数的乘法运算列出真值表如习题6.2表所示。习题6.2图A2A1作为乘数、B2B1作为被乘数和输出乘积为C4C3C2C1，利用EPROM实现的乘法器的与或阵列图如习题6.2图所示。习题6.3用EPROM实现两种码制的变换：8421BCD码至2421BCD码的变换；8421BCD码至5421BCD码的变换。解：利用EPROM实现8421BCD码至2421BCD码的变换和8421BCD码至5421BCD码的变换也是采用与阵列固定或阵列编程。习题6.3表列出了8421BCD码转换成5421BCD码和2421BCD码的对应真值表。（1）参照习题6.3表，画出8421BCD码转换成5421BCD码阵列逻辑图，如习题6.3图(a)所示。习题6.3表习题6.3图真值表B3B2B1B08421C3C2C1C05421C3C2C1C02421000000010010001101000101011001111000100100000001001000110100100010011010101111000000000110001001101010111100110111101111（2）参照习题6.3表，画出8421BCD码转换成2421BCD码阵列逻辑图，如习题6.3图(b)所示。习题6.4用EPROM2716构成4K×8位的EPROM，共需多少片？画出扩展的EPROM逻辑图。解：EPROM2716是2K×8位的EPROM，若扩展成4K×8位的EPROM，只需扩展地址位，将地址位加倍，共需2片EPROM2716。扩展的EPROM逻辑连接图如习题6.4图所示。习题6.5试用EPROM设计一字符发生器，发生的字符为H。解：字符发生器是显示器中常用的逻辑部件。它将各种字母、数字及符号预先存储在ROM中，只要给出适当地址码，就能将这些字符读出来，并驱动显示器显示这些字符。习题6.5图给出了用可编程阵列8×5字符发生器存储字符“H”的图形。图中存储体有八行五列，构成8×5点阵。根据字符的形状可在存储单元中存入1或0，然后顺序地给出地址码，就可以读出各行的内容，每读一行，原来存储“1”的地方出现光点，全部光点就组成一个字符。习题6.6用PLA实现习题6.1的多输出逻辑函数，画出PLA阵列图，并和习题6.1题作一比较。解：通过简化习题6.1多输出函数，得F1=AB+BC+ABF2=A+B+CF3=AB+ABF4=1设3个输入信号A、B、C，输出是4个F1、F2、F3、F4。乘积项有8个，输出有4个，可编程阵列规模可视为8×6+8×3。输入A、B、C在与阵列进行编程，产生所有的乘积项。在或阵列，输出F1、F2、F3、F4根据给定的逻辑函数，在或阵列进行编程，得到习题6.6图所示的PLA与或阵列图。习题6.7试用若干个XC4000E的CLB构成12位移位寄存器。解：由于只是作移位寄存器，CLB本身的查找表足以完成控制函数的要求，所以一个CLB可以完成2个移位寄存器。12位移位寄存器可以用6个CLB。习题6.8用PLA实现题6.2，画出PLA阵列图，并且说明其规模。解：本题是一组合逻辑电路，不需要触发器。设四个输入信号A2A1B2B1，输出是四个C4C3C2C1，通过简化习题6.8表真值表得C4=A2A1B2B1C3=A2A1B2+B2B1A2C2=A2A1B1+B2B1A2+A2A1B2+B2B1A1C1=A1B1乘积项8个，输出是四个，阵列规模是8×8+8×4。在或阵列中，输出C1、C2、C3、C4根据简化的逻辑函数，在或阵列进行编程，得到习题6.8图所示的PLA与或阵列图。显然阵列规模比习题6.2图要小一半。习题6.9用PLA及74161设计一个“111101001000”序列发生器。解：（1）74161是一个同步预置十六进制的中规模芯片，若设计序列为“111101001000”序列发生器，首先要设计74161为12进制，且要清零预置。设QW为输出端，习题6.9表习题6.9真值表Q3Q2Q1Q0QWLD000000010010001101000101011001111000100110101011111101001000111111111110采用置位端LD作为计数控制。真值表如习题6.9表所示，QW、LD卡诺图如习题6.9图(a)所示。由QW卡诺图可得：QW=Q3Q2+Q3Q1Q0+Q2Q1Q0由LD卡诺图可得：LD=Q3+Q1+Q0（2）74161和PLA阵列图如习题6.9图(b)所示。习题6.10用PLA及若干个D触发器构成可变模计数器（模数从2～16）。解：可变模值的输入端为D、C、B、A，D为最高位。采用比较的方法，当计数值与可变模值相等时，对触发器清零，重新开始计数。因此可得如习题6.10图所示的阵列图，其中W4、W3、W2、W1对应Q0、Q1、Q2、Q3作为输出。习题6.11试分析题习题6.11图（a）所示PLA阵列图并列出时序PLA的状态转换表和状态转换图,画出时序图（初态全为0），简述PLA电路的逻辑功能。解：习题6.11图(a)所示的阵列图是一个PLA阵列加JK触发器的时序电路，分析此类习题应先列出状态转换表和状态转换图，然后根据表和图的结果得到电路的逻辑功能。(1)据习题6.11图(a)得J1=Q2+Q3，K1=1，J2=Q1，K2=Q1+Q3，J3=Q1Q2，K3=Q2。所以得状态转换表如习题6.11表所示。状态转换图如习题6.11图(b)所示。（2）时序图如习题6.11图(c)所示。（3）此电路为自启动的七进制计数器。习题6.11表习题6.11图(a)状态转换表Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1J1K1J2K2J3K3000001010011100101110111001010011100101110000000111111111111010100110011011101110000011100000111习题6.12试用PLA及D触发器设计4位扭环形计数器。解：扭循环状态表如习题6.12表所示。(1)D0、D1、D2、D3卡诺图如习题6.12图(a)所示。(2)阵列图如习题6.12图(b)所示。习题6.13用PAL16L8实现三位格雷码至二进制码的变换。解：从略习题6.14试用PAL16L8分别实现三位多路表决器和三位二进制数乘方电路。解：（1）设三位多路表决器的输入为A1、A2、A3分别分配到PAL16L8的1、2、3引脚，F1作为表决器的输出，分配到19引脚。真值表如习题6.14表所示。F1卡诺图如习题6.14图(a)所示和公式如下：F1=A2A3+A1A3+A1A2习题6.14表表决器和乘方电路真值表A1A2A3B1B2B3F1F2F3F4F5F6F700000000100101001001101110010010110111011011111100000000000001000010010010010010000101100111001001110001（2）设三位二进制乘方电路的输入为B1、B2、B3分别分配到PAL16L8的4、5、6引脚。F2、F3、F4、F5、F6、F7作为乘方器的输出，分配到18、17、16、15、14、13引脚。F2、F3、F4、F5、F6、F7卡诺图如习题6.14图(b)所示和公式如下：PAL16L8实现习题6.14的阵列图如习题6.14图(c)所示。习题6.15试用8个寄存器输出结构组成的PAL16R8设计四位可逆计数器。解：此题只给解题 步骤 新产品开发流程的步骤课题研究的五个步骤成本核算步骤微型课题研究步骤数控铣床操作步骤 ：（1）写出真值表；（2）选触发器；（3）写出激励方程、驱动方程和输出方程；（4）为PAL16R8锁定管脚、编程。习题6.16用一片GAL16V8构成2个四选一多路数据选择器。解：显然输入是12位A10、A20、S10、S20、S30和S40，A11、A21、S11、S21、S31和S41，输出是2位D0和D1。公式D0=A10A20S10+A10A20S20+A10A20S30+A10A20S40D1=A11A21S11+A11A21S21+A11A21S31+A11A21S41分配管脚：输入是12位，而输出是2位，用GAL16V8可以分配。阵列图从略。习题6.17用PAL16L8实现解：实现F1、F2、F3、F4、F5PAL16L8阵列图如习题6.17图所示。习题6.18用一片GAL16V8设计一个0～7位可调延时器，延时器电路图如习题6.18图所示。解：显然输入是4位S1、S2、S3和Sin，输出是1位D0，而中间传递结果有7个Q1、Q2、Q3、Q4、Q5、Q6和Q7。公式D0=S1S2S3Sin+S1S2S3Q1+S1S2S3Q2+S1S2S3Q3+S1S2S3Q4+S1S2S3Q5+S1S2S3Q6+S1S2S3Q7分配管脚D0到19管脚、Q1到18管脚、Q2到17管脚、Q3到16管脚、Q4到15管脚、Q5到14管脚、Q6到13管脚、Q7到12管脚、CLK到1管脚、CE到11管脚、S1到2管脚、S2到3管脚、S3到4管脚、Sin到5管脚。GAL16V8实现的可调延时电路编程后的阵列图省略。习题6.19用GAL16V8设计一个顺序控制器，该控制器状态图如习题图6.19所示。它有A、B、C三种状态，输入控制信号C和D决定状态之间的转换，输出是X、Y和Z。解：参照习题6.17和习题6.18。习题6.20试分析用一个CLB组成的32×1边沿触发单口RAM的工作原理，如习题6.20图所示。解：组合逻辑输入F1～F4和G1～G4并联作为RAM的地址线A0～A3输入，D1作为A4地址。可以通过地址的改变来选中存储单元的信息，此时CLB控制信号S/R和H1分别作为数据信号D0和写使能信号WE，F′、G′和H′作为RAM的数据输出。当RAM写数据时，写使能信号WE为高电平通过缓冲器进入与门，使与门有效，允许时钟通过。时钟CLOCK进入CLB后，经过边沿选择数据选择器（上升沿或下降沿）给16×1存储单元一个写入脉冲。地址F1～F4等到时钟边沿到达，经过锁存器和地址译码选中16×1阵列中的某一单元。如当F1～F4地址为0000时，且A4=0时，并且WE有效，数据D0经过缓冲器进入最下面的存储单元。当RAM读出数据时，写使能信号WE为低电平，关闭与门，禁止数据写入。地址信号直接到数据输出选择器选中所需单元从F′通过H′读出，形成32×1边沿触发器。习题6.21用两个CLB设计一个32×2的边沿触发单口RAM。解：（1）用习题6.20的两个32×1边沿触发器图形。（2）除数据输出D0，D1和Din0，Din1不并接外，其它均并用，如习题6.21图所示。习题6.22用适当数量FPGA(XC4000E系列)的CLB设计一个四位二进制加法电路。解：由于XC4000E系列的CLB具有进位逻辑链，所以做一位加法时仅需要一个CLB即可，四位二进制加法电路共需要四个CLB。用CLB设计的四位二进制加法示意图如习题6.22图所示。习题6.23用一个XC4000E系列的CLB是否可以实现一个9输入信号的组合逻辑函数和一个4输入信号的组合逻辑函数，若可以绘出简化方框图，若不行说明其原因。解：可以，但应有条件。G1～G4可以组成四个输入信号的逻辑函数，而F1～F4也可以组成四个输入信号的逻辑函数，形成8输入的逻辑函数，接着进入三变量的任意逻辑函数功能的函数块，使G1～G4、F1～F4和H1形成9输入信号的组合逻辑函数，这是一个独立的逻辑函数。如果再想形成一个独立的4输入信号的组合逻辑函数是不可能的。因此只能形成一个独立的9输入信号的组合逻辑函数F1和拥有共享项的4输入信号的组合逻辑函数F2，如习题6.23图所示。习题6.24用若干个XC4000E系列的CLB实现8421BCD码计数器。解：（1）首先知道用XC4000E系列的CLB做8421BCD码计数器是用D触发器，通过列真值表、卡诺图得到驱动方程：D0=Q0D1=Q1Q0+Q3Q1Q0D2=Q1Q2+Q2Q1Q0+Q0Q2D3=Q2Q1Q0+Q3Q1Q0（2）一个CLB由于其查找表结构，可以用9个信号作为一个乘积项，而D0、D1、D2和D3均可用一个CLB，而且每个CLB中又有D触发器，所以用4个XC4000E系列的CLB实现8421BCD码计数器。习题6.25用XC4000E系列的I/OB构成为双向寄存器出/寄存器进，且需有较强的负载能力和具有抗噪声的能力。解：此题要求I/OB的输入、输出均带寄存器，而且带有摆率控制和上、下拉电路。习题6.25图是I/OB编程后的示意图。（本资料素材和资料部分来自网络，仅供参考。请预览后才下载，期待您的好评与关注！）0001230123T1153ENENW1W2输出2位G0103MUXSCDEFG例题6.1图用SD805实现128×2位ROMSD805SA0A1A2A3A4Y1Y2Y3Y4Y5Y6Y7Y8AB1111与阵列WXYZ例题6.2图1111CPCOQ0Q1Q2Q3CT=0M1M2G3G4C5/2,3,4+CTRDIV163CT=151,5D[1][2][4][8]或阵列t11150123456789101213140tOCPtOY0tOY1tOY2tOY30000000110000000(a)模16计数器地址译码器16×4矩阵CPW0W15Y3Y2Y1Y0(b)例题6.3图100/0Q2Q1Q0001/0011/0010/0101000111110/0/0/1/1(b)1DQ0C11DQ1C1QCCCP(a)×××××××××××××××××××××××1DQ2C1例题6.4图例题6.4电路状态转换图G1…G4C1…C4F1…F44444WED1D0G，F，读地址读地址使能写地址译码器使能写地址译码器选择器选择器数据进16×1存储矩阵数据进16×1存储矩阵例题6.5图16×2电平触发单口RAM4A0A1A2A3CS116×4RAM1A0A1A2A3CS316×4RAM3地址线数据线A0A1A2A3CS016×4RAM0A0A1A2A3CS216×4RAM2D7D6D5D4D3D2D1D0A7A6A5A4A3A2A1A0R/W例题6.6图由RAM芯片组成的存储器&&&+UDD&G6T2&G7T11G81G13D1DG14&G11&G121G101G9I/O1G51G4&G3&G21G1R/WCS例题6.7图RAM读、写控制电路思考题6.10图（a）双向输入/输出方式；（b）直接输入方式习题6.1图AABBCC或阵列与阵列F1F2F3F4××××××××××××××××××××××××B1B1B2B2A1A1A2A2或阵列与阵列C1C2C3C4习题6.2图××××××××××××××B1B1B2B2B3B3B4B4或阵列与阵列C0C1C2C3(a)×××××××××××××××B1B1B2B2B3B3B4B4或阵列与阵列C0C1C2C3(b)×××××××××××××××××××××习题6.3图EPROM2716（1）EPROM2716（2）D0～D7D0～D7A0～A10A11CSOE/PGM习题6.4图1习题6.5图AABBCC或阵列与阵列F1F2F3F4F5×××××××××××××××××××AABBCC或阵列与阵列F1F2F3F4习题6.6图UCC×××××××××××××××××××××B1B1B2B2A1A1A2A2或阵列与阵列C1C2C3C4习题6.8图××××××××××××××××××××××××××××××××10×111×010×010×000011110Q100011110(a)Q0Q3Q211×111×111×011×10001111000011110Q1Q0Q3Q2Q0Q1Q2Q30000111CPCOCT=0M1M2G3G4C5/2,3,4+CTRDIV163CT=151,5D[1][2][4][8]1(b)111与阵列或阵列QWLD×××××××××××××××××习题6.9图或阵列W1W2W3W4ABCD与阵列习题6.10图预置端Q0Q1Q2Q3111CPCOCT=0M1M2G3G4C5/2,3,4+CTRDIV163CT=151,5D[1][2][4][8]1××××××××××××××××××××××××××××××××1111111C11J1KQ1Q1C11J1KQ2Q2C11J1KQ3Q3CP或阵列与阵列（a）000001010011100101110111(b)CPQ1Q2Q3(c)习题6.11图习题6.12表习题6.12真值表Q0Q1Q2Q3D0D1D2D30000100011001110111101110011000110001100111011110111001100010000(a)000111101×001×××110×1×0×Q100011110Q0Q3Q2D0=Q30×001×××111×××0×00011110Q100011110Q0Q3Q2D1=Q00×000×××111×××1×00011110Q100011110Q0Q3Q2D2=Q10×100×××011×××1×0001111000011110Q1Q0Q3Q2D3=Q2习题6.12图(b)A2A1000111100100100111习题6.14图(a)A3B3B3B2B1000111100100000011F2=B1B2B3B2B1000111100100001110F3=B1B3+B1B2B3B2B1000111100100010001F5=B2B3F7=B3B2B1000111100101100110B3B2B1000111100100100100F4=B1B2B3+B1B2B3B3B2B1000111100100000000F6=0习题6.14图(b)习题6.14图(b)15F516F417F319F11A123A3A24B15B26B378913F71211EN14F618F2习题6.14图(c)D1Q1SinD2Q2D3Q3D4Q4D5Q5D6Q6D7Q7D0S3S2S18选1数据选择器习题6.18图习题6.19图AX,Y,Z=000C,D=其它X,Y,Z=010C,D=0,1X,Y,Z=110C,D=0,1X,Y,Z=011C,D=0,1X,Y,Z=000C,D=其它X,Y,Z=100C,D=1,0BCX,Y,Z=000C,D=其它X,Y,Z=111C,D=1,0X,Y,Z=001C,D=1,015F516F317F223B2A24A35B36A57B58A49B4131211EN14F418A119F1习题6.17图1B1C1…C44EC数据选择器G′K(CLOCK)D1(A4)D0WE(H1)4F′G1…G4&&4锁存使能写脉冲写译码器16×1阵列Din输出选择器4F1…F4&&4锁存使能写译码器16×1阵列Din1写脉冲习题6.20图CLB组成32×1边沿触发单口RAM的电路简图&&H′32×1边沿触发器32×1边沿触发器（2）WEDin0A0～A4D0D1习题6.21图32×2的边沿触发单口RAMDin1进位逻辑4变量的任意逻辑函数功能a1b1S1Ci-1进位逻辑4变量的任意逻辑函数功能a2b2S2Ci进位逻辑4变量的任意逻辑函数功能a3b3S3Ci+1进位逻辑4变量的任意逻辑函数功能a4b4S4Ci+2习题6.22图4个CLB组成的四位带进位的加法器图7-559输入组合逻辑和拥有共享项的4输入组合逻辑函数4变量的任意逻辑函数功能4变量的任意逻辑函数功能F23变量的任意逻辑函数功能F1习题6.23图9输入组合逻辑和拥有共享项的4输入组合逻辑函数H1引脚摆率开拉阻开三态输出缓冲器输入缓冲器触发器触发器1D1DQoutQinCLKCLK来自内部电路来自内部