eetop.cn_版图基础

版图设计基础篇 ----invert 1、 虚拟机如下 2、 打开虚拟系统(预先将装好软件的虚拟系统拷贝到电脑中，拷贝的盘格式格式化为 NTFS 格式) 3、 Power on 4、 点击 Power on this virtual machine，等待。。。 5、 进入 linux 用户名 root 密码 mimamima 6、 显示桌面 7、 打开终端，右键选择 open terminal 8、 Ls 查看目录 9、 进入 PDK 文件夹 cd chrt18 10、 打开 cadence icfb 11、 新建（打开(osc 中有我做的例子)）原理图 12、 File new library 13、 Name 选择 attach to an existing techfile 14、 选择 chrt18rf 15、 选择 cellview 16、 选择刚新建的 library，自命名 cell name 17、 按 i 添加元件，或者选择 add instance 18、 按 browse 选择选择 library 19、 我们一般选择 chrtbase 和 chrt18rf 里的元器件，依次往右选，如上选择了 chrtbase 中 MOS 管，型号 nmos-1p8，最后一栏选 symbol，然后回到 virtuoso schematic editing， 点击左键即选中了该元件如下图 20、 选中器件按字母 Q 可以修改器件的属性，多 MOS 管而言一般是 W，L，fingers， 同样的方法选择其他器件修改属性。 21、 save 连线；左侧这几个功能经常用到 22、 C 复制，p 添加 pin（输入输出接口如下） 23、 输入四个 pin name 以空格隔开，direction 选择 inputoutput，点击 hide 在 virtuoso schematic editing 原理图中合适位置依次点击鼠标左键放置 pin，然后连线如下图。Save 至无错。 24、 生成 cellview 供仿真调用，如下选择 cellview，ok，ok，关闭生成的 cellview 和原 理图 invert 25、 可如下修改 user preferences 26、 修改成 10 次，这个画错了，可以按 u 回到上一步，可 回 10 步 27、 再新建一个原理图用来做前仿（原理图级仿真） 28、 这回可以在我们自己建的库里调出刚才画的反向器 invert，方法同其他器件的添加， 只是库选择 mmlinvert，可按 R 再电击 invert 旋转器件。在库 analoglib 中选择 gnd 和 vdc， vpulse 修改属性 vdc 5v vpulse 0v 5v 周期 1n 宽度 0.4n，如下为原理图和 pulse 的属 性。Vdc 只要修改为 5vdc 即可 29、 选择 analog environment 准备仿真 30、 如上选择瞬态仿真时间 5n 秒 31、 如下选择输出什么波形，选择 select on schematic，然后鼠标左键点击与输入输出 pin 相连的两根导线 回到 analog design environment 点击如下上面那个图标，或选择菜单 ran 等待 最后输出反向器输入输出波形应该如下，证实原理图正确 32、 关闭仿真环境、原理图，回到 cadence 主窗口 icfb 重新打开 invert 原理图，准备画 版图。 33、 先学习自动绘图布线，看懂自动布的线，然后手工布线，自动布的太松散，不讲究 布局，线也太窄。。。。。。总之不可取，下面是如何自动布线 34、 打开原理图-〉TOOL-〉DESIGN SYNTHESIS-〉layout XL -〉creat new-》ok 选一样 的名字 35、 出现新窗口-〉design-〉gen from source-〉 36、 出现新窗口-〉layer/master 选择 met1-dg(焊盘材质选择)〉旁边改变大小为 20/20（可 灵活变动） apply -〉ok 37、 将器件移到方框点击 move 然后点击器件移动鼠标（注意点击器件后要松 鼠标）， 或者按 m 键再点击器件。 发现 nmos、pmos 太长，可以关掉 layout 在原理图中修改 fingers 保证总的 width 不变，最后 mos 管为正方形比较合适。将器件，包括 pin 都移到框内如下，红色为 mos 管，白色为 pin， 有时器件很小需要放大才能看见。一定要都在框内。 38、 开始自动布线 39、 routing-〉export to router-〉use rules file-〉pdk/icc。Rules 40、 direction:/root/mml4 -〉ok 41、 ok，新窗口 42、 autoroute-〉detail route-〉detail route-〉start pass-〉ok 43、 rules-〉check-〉setup and check-〉same net-〉close 44、 file-〉write-〉session 45、 这个时候自动生成的 layout 应该已经添加了连线 46、 shift+f 查看 fet 内部结构 47、 !!!用 添加 pin 的 lable 一定要修改 lable 的层，让之与 pin 的实际层相同，pin 的名称可以用 q 查看其属性的 connectivity 用 添加 pin 的 lable 修改 lable 的层（修改其属性） 48、 快捷键 0 添加衬底连接给 nmos，放在 pin：gnd 上 49、 放大与 VDD 相连的 pmos，红色为 N 阱，我们要解开 pmos 在阱中加衬底连接 50、 -pmos 把阱拿开加 m1_nactive 作衬底 51、 这时可以将外面的框用 s 键移开外面的框，否则影响器件的选择 52、 解开 PMOS A、选择 pmos B、edit-〉hierarchy-〉flatten-〉中间三个 C、点击 pmos 即被解开 53、 快捷键 S，鼠标移到红色边框，边框变色，点一下，移开，再点一下，边框被拉开 如下，在 O 添加衬底连接 54、 选择左边矩形 制作导线把衬底连接和 pmos 连接起来，矩形属性选择金属 1 （met1），注意 pmos 与电源 pin 连接的是源级，我们的衬底是与源级相连。画矩形只要 点一下移动一下鼠标再点一下即可，当然，要先选择 ，然后选种矩形修改属性为 met1。 55、 0 56、 0 57、 回到 virtuoso@xl layout editing-〉assura-〉run drc-〉rules 自动选择-〉apply 出现如下窗口 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示正在 DRC 电气规则检查，不要按 ok！！！等待。。。 直至出现，yes 58、 completed successfully-〉yes，一般会出现错误提示如下（每次可能不一样，电路复 杂的时候甚至有上百条，不用惊慌，慢慢改，多数是距离错误，改一个可能少很多条） 59、 有错就出现 error-visibility 直到 no errors found，一般是距离错误一般是隔得太近。 点击上图向左向右箭头，layout 中的错误位置会聚焦。 这个根据错误提示最小和最大的接触孔大小为 0.1 和 0.22，我们选择太大了所以重新选择两 个过孔 M1—NACTIVE，和 M1-PACTIVE。如下 长度和宽度保留最大值 0.22，增加行列数 rows 和 columns，用这个方法提高接触面积减少 接触电阻。关掉错误提示，重新 DRC。直至出现如下窗口为无电气错误，符合设计规则 60、 换操作：从一种操作到另一种操作的时候经常会发现选择错了器件，或使用错了命 令，如果如下操作不会出错 ：先 esc 取消前面的命令，再 ctrl+d 取消所有选择，再按快捷键，再操作 61、 回到 virtuoso@xl layout editing-〉assura-〉run lvs 62、 设定工艺 assura-chrt18rf 和 rule：1pam-20k-topmet-3p3 -〉ok（注意如果 schematic 和 layout 的名称默认是相同的如果不同，要改过来） 出现如下窗口不要 ok，等待。。。 63、 一般会出错，如下 64、 很多情况下是因为衬底接错了位置，弄错了 S 和 D，点击 yes 65、 出现 psub-stamperrorfloat 一般是衬底接触出错，表示衬底悬空了，放大 layout，发 现 nmos 接的（与地相连的那个）是 m1-nactive 本应该是 m1-npctive 66、 该掉错误，关掉错误提示，重新 LVS 67、 出现如上提示，大功告成一半，yes， 68、 关闭提示，接下来提取寄生参数 69、 选择 run RCX 70、 如下，等待 71、 如下完成 72、 关闭原理图和 layout 73、 可以在 library 中看到有个 av-extracted 74、 75、 打开他，按下 shift+f，放大，在一些导线连接处等都会发现如下电阻电容等 76、 这些是提取出来的参数，由于我们是自动布线，这些电阻电容可能很大，不可忽略， 会影响我们的时间测量结果。接下来用提取的参数进行仿真，由于我们画图之前修改了 mos 管的 finger，我们要重新生成其 cellview（略） 77、 重新打开仿真原理图，重新调入反向器，重新进入 analog invironment 选择 environment 在弹出的 options 中的 schematic 前加 av_extracted，表示是后仿（带有寄生参数（集成电路 绝对不可忽视的东西）的仿真，比较接近真实的电路） 78、 接下来按照前仿的步骤重新仿真。 79、 最后看仿真结果，如果符合我们的要求，电路可以送到厂家进行流片，如果不满意， 性能不好，则应该修改 layout 甚至 schematic，直至，后仿过关。 80、 以上为我们的后仿结果，很明显与前仿差别太大 81、 。。。。。。修改 82、 9*9=81 难之后 completed successfully-〉 附录（不是所有的都能用，大部分，对提高画图速度很有帮助） Cadence版图布局软件Virtuso Layout Editor快捷键归纳(也就是Virtuso中说的Bindkey) 写在前面：以下我所归纳的快捷键是我在版图 培训 焊锡培训资料ppt免费下载焊接培训教程 ppt 下载特设培训下载班长管理培训下载培训时间表下载 时通过阅读 Cadence 帮助文件和菜单命令一 个个试出来的，有些我只知道作用而暂时想不到相应的中文翻译。还有一些快捷键帮助文件中有， 但我试了没用，可能是要在 Unix 下吧^_^。希望对学版图设计的有所帮助吧。有不妥的地方还 请多多指教啊。 首先介绍下鼠标操作吧。 单击左键选中一个图形(如果是两个图形交叠的话，单击左键选中其中一个图形，在单击选中另 一个图形) 用左键框选，选中一片图形，某个图形要被完全包围才会被选中。 中键单击调出常用菜单命令(很少用，要点两下，麻烦。我们有快捷键的嘛) 右键点击拖放用来放大。放大后经常配合 F 键使用，恢复到全部显示。配合 Tab 键使用，平移 视图。右键还有“Strokes”，就是点住右键画些图线，就能实现调用某些命令。 Shift+左键加选图形，Ctrl+左键减选图形。(Cadence 菜单中大写表示+按 shift，Ctrl 写成^) F1 显示帮助窗口。 F2 保存。 F3 这个快捷键很有用，是控制在选取相应工具后是否显示相应属性对话框的。比如在选取 Pat h 工具后，想控制 Path 的走向，可以按 F3 调出对话框进行设置。 F4 英文是 Toggle Partial Select，就是用来控制是否可以部分选择一个图形。 F5 打开。 F6，F7 帮助上有，但我试过，没反应-_-!!! F8 Guided Path Create 切换至 L90XYFirst。 F9 是 Filter Size 我不知道怎么用。 Ctrl+A 全选。这个和 windows 下是一样的。 Shift+B Return。这个牵扯到“Hierarchy”。我翻译成“等级”。这个命令就是等级升一级，升 到上一级视图。 B 键 去某一级(Go to Level)。 Ctrl+C 中断某个命令，不常用。一般多按几次 Esc 键取消某个命令。 Shift+C 裁切(Chop)。首先调用命令，选中要裁切的图形，后画矩形裁切。 C 键 复制。复制某个图形。 Ctrl +D 取消选择。这个也可用鼠标点击空白区域实现。这个快捷键和 Photoshop 中的取消 选区的快捷键是一样的。还有 Shift+D，和 D 也是取消选择，我觉得很不实用。 Shift+E 和 E 是控制用户预设的一些选项。 Ctrl+F 显示上层等级 Hierarchy。 Shift+F 显示所有等级。 F 键 满工作区显示。就是显示你所画的所有图形。 Ctrl+G(Zoom To Grid)。 G 这个快捷键是开关引力(Gravity)的。Gravity 我觉得和 AutoCAD 里的吸附 Snap 差不多， 就是会吸附到某些节点上去。有时候这个 Gravity 是很讨厌的，总是乱吸附，这时可以点击 G 键关闭 Gravity，操作完成后再打开。 I 键 插入模块(Instance)。 Shift+K 清除所有标尺。要清除的话总是要清除所有标尺，这个让人很不爽。 K 键 标尺工具。Ruler L 键 标签工具。Label。标签要加在特定的 text 层上，这个有些人总忘记。 Shift+M 合并工具。Merge M 键 移动工具。Move。点选 Move 工具后，选中要移动的图形，然后在屏幕上任意一处单击 一下，这个就是确定移动的参考点，然后就可以自由移动了。这个也可以通过鼠标先选中一个图 形，移动鼠标当鼠标箭头变成十字方向的时候就可以拖动来实现。 Ctrl+N，Shift+N 和 N 是控制走向的。 Ctrl+N 先横后竖。L90XFirst Shift+N 直角正交。Orthogonal N 键 斜 45 对角+正交。Diagonal Shift+O 旋转工具。Rotate O 键 插入接触孔。Create Contact Ctrl+P 插入引脚。Pin Shift+P 多边形工具。Polygon P 键 插入 Path，我翻译成“路径”。有人翻译成“管道”。这些最后都要 Convert to Polygon 的。 Shift+Q 打开设计属性对话框。选中一个图形先。 Q 键 图形对象属性。这个实用。经常用来更改图形属性。也是选中一个图形先。 Ctrl+R 是 Redraw 重画。 Shift+R 是 Reshape 重定形。就是在原来的图形上再补上一块图形。 R 键 矩形工具。Rectangle 应该是用的最多的工具了吧。 Ctrl+S 是 Split。我翻译成“添加拐点”。就是配合 Stretch 命令可以是原来直的 Path 打弯。 Shift+S 是 Search 查找。 S 键 拉伸工具。Stretch。要求是框选要拉伸图形，再拉伸。我觉得这个拉伸工具是 Virtuso 版图设计区别于其他绘图软件的精华所在，能在保持图形原有性质的前提下，自由拉伸。这个符 合 Layout 布局的要求。 Ctrl+T (Zoom to Set)。 Shift+T (Tree)，我觉得其实应该叫 Hierarchy Tree。 T 键 是 Layer Tap，层切换。这个菜单命令中没有。这个快捷键其实挺方便。按过 T 后点击一 个图形，就自动切换到刚刚点击图形的的层上去了。有了这个快捷键就不必频繁点击 LSW 窗口 了。 Shift+U 重复 Redo。撤销命令后，再反悔。 U 键 撤销 Undo。 Ctrl+V (Type in CIW) V 键 关联 Attatch。这个命令要解释一下。将一个子图形(child)关联到一个父图形(parent)后。 关联后，若移动 parent，child 也将跟着移动；移动 child，parent 不会移动。可以将 Label 关联到 Pad 上。 Ctrl+W 关闭窗口。关闭窗口的另一种方法。^_^ Shift+W 下一个视图。Next View W 键 前一视图。Previous View Ctrl+X 适合编辑。Fit Edit。感觉和 F 差不多。 Shift+X 下降一等级。Descend X 键 (Edit in Place) 。这个比较搞，很难翻译。在 Hierarchy 菜单下。 Ctrl+Y 叫 Cycle Select 试了下没成功。 Shift+Y 粘贴 Paste。配合 Yank 使用。 Y 键 区域复制 Yank。和 Copy 是有区别的，Copy 只能复制完整图形对象。 Ctrl+Z 视图放大两倍 Zoom In by 2 Shift+Z 视图缩小两倍 Zoom Out by 2 Z 键 视图放大。 ESC 键 Cancel。 Tab 键 平移视图 Pan。按 Tab，用鼠标点击视图区中某点，视图就会移至以该点为中心。 Delete 键 删除。 BackSpace 键 撤销上一点。这个很有用。就不用因为 Path 一点画错而删除重画。可以撤销上 一点。 Enter 键 确定一个图形的最后一点。也可双击鼠标左键结束。 Ctrl+方向键 移动 Cell。 Shift+方向键 移动鼠标。每次半个格点的距离。 方向键 移动视图。 附件（未 整理） Antenna errors occur when a large metal structure is connected to a gate. When the metal is etched in the fabrication a large amount of charged might be induced in the metal. This can cause the gate to break if there is no discharging path for high voltages (like a drain/source or a reversed diode) ? Antenna errors can be fixed by adding a reversed diode connected to the metal wire causing the problem. An N+ doped nwell contact will function as a reversed diode if connected to the substrate. Another way to solve antenna errors is to build a bridge in higher or lower layers, and thereby break the long metal wire connected to the gate 仿真振荡器： 1、加激发条件 2、conservation ！！！ 3、谐振电容大小似乎影响不大，主要由电感和寄生电容决定振荡频率 4、pplus 电阻的第三端应该是 nwell，所以应该接高电位 5、画 layout 注意 S/D 共享 6、MIM 电容提取参数后不见了，不知道什么原因 手工布线错误： 1、焊盘没有查看属性导致两个之间混淆 2、多 finger 的漏漏和源源之间没有连接 3、piscap 电容的‘|’表示内圈 met2，‘（’表示外圈 met2，档头 met1 要接地 4、电感靠边的顶层金属为‘。’标记的 plus 端，相反的另一端为 met3 的 mimus 端 5、查看节点错误 nets-》open tool-》zoom 注意紫红色标注某一节点所到的任何地方是否都 标注了！如果没有很有可能是少了一个过孔！ 6、栅极注意防天线效应 7、电感上不能打过孔，需要用顶层金属接出来 8、v 可以把子图形和父图形连接起来 9、back space 可以删除画的上一点，这样可以不必因为画错一点而重新画 10、R 可以画矩形 -extract: technology- 必 须 保 证 assura_chrt18rf_1p6m_20k.tar.Z 解 压 在 /chrt18/assura_drc_technology 中（如果你选的是这种工艺的话） -output 选择 extract overview psub-stamp error mult !!!因 为电容需要接地，但是原理图中没有体现！！！ -pmos->psub(pmos 的衬底)->nactive（n+衬底的材料，版图设计时用 o 选择） -nmos->nsub(pmos 的衬底)->pactive（p+衬底的材料，版图设计时用 o 选择） -两者用重参杂提高导电性给衬底已偏置 -解压 chrt18rf_sige_Rev2.1a_062405.tar 里面会有一个压缩包，再解压一次将最后的文件加名 称改成泥想要的如 chrt18 即可 -换操作，先 esc 取消前面的命令，再 ctrl+d 取消所有选择，再按快捷键，再操作 esc-〉再 ctrl+d-〉s -dg means drawing layer -多插指 D-〉S -SHIFT+x 进 b 出 -esc-〉ctrl+d-〉edit-〉hierarchy-〉点击器件选中-〉右键-〉弹出分层窗口-〉OK Spectre is time/frequency domain simulator while ADS is frequency domain only simulator. ADS 是基于频域的仿真器，做频域的仿真比较方便，而时域的仿真的准确性和效率就不太 高了，特别是做大规模集成电路时；而 spice 类的是基于时域的仿真器，既便做频域的分析， 也首先要做时域的仿真。 mml:ads-frequency domain,spice-time domain,hspice-high frequency,spectre-time/frequency domain simulator -extract 在 assura 中间坐 -为了减少栅极电阻采用多栅结构，栅极都要接一起，源漏也一样 -undo 可以设置多次 option-〉user preferences -pmos 比 nmos 多一个阱也可以用 q 查看属性 -nmos 加 m1_pactive 做衬底 -pmos 把阱拿开加 m1_nactive 作衬底 解开 ：edit-〉hierarchy-〉flatten-〉中间三个 -布线用 rout 然后修改属性，选高层金属 -option->display option->snap modes->any angle -shift+z ctrl+z 放大缩小窗口， -o 添加 衬底 -use the dg = drawing layer -click on the nmos device (to highlight it) ?? hotkey X (shift-x) ?? OK (should open separate window with cell) -Return to your design with hotkey b (select 0 then OK). -Verify ?? Markers ?? Explain ?? click on the error marker and a window will pop up to show the error. -Close the Layout window. From the Library manager, there should now be an extracted view of your cell. -Tools ?? Library Manager… -Open the extracted view by righ-clicking on it in the Library Manager, followed by Open… share folder 在 file system/mnt/hgfs 下!!! 不是在 root 下!!! ic5141base 就是 cadence ic5141usr1 是升级 载装 icc11241 布线升级包可不安装 assura 检测 pdk -建立链接(右键) -复制 local 到上一级 -修改文件名加点 -拷贝 licence(不改) -和配置文件 CDS_INST_DIR=/home/daipu/cadence 改成 CDS_INST_DIR=/cadence 配置 PDK -root 下建目录 PDK -baseline_chrt35rf030904.tar.Z 拷贝到目录 -新建终端，进入该目录 -解压：tar zxvf 文件名。tar。z tar xvf 文件名.tar tar jxvf 文件名.gz !!!进入 PDK 的目录!!! 安装 icc11241: 1. 按照安装 cadence 的方法安装 icc11241,在安装 icc11241 的目录建立 tools 的链接 2 .修改.bashrc(用户主目录下),添加以下语句 export ICCHOME=/IC11241(安装目录) export PATH=$ICCHOME/bin:$ICCHOME/dfII/bin:$ICCHOME/tools/bin:$ICCHOME/tools/iccraft/bin :$ICCHOME/tools/iccraft/gds_if/#bin:$ICCHOME/tools/iccraft/lefdef_if/bin:$PATH export PATH=/IC11241/ic_craft/tools.lnx86/iccraft/bin:$PATH export PATH=/IC11241ic_craft/tools/bin:$PATH export LD_LIBRARY_PATH=/IC11241/ic_craft/share/oa/lib/linux_rhel21_32/opt export PATH=$PATH:/home/eda/ic_craft/share/oa/bin/linux_rhel21_32/opt 3.ok! 安装 cadence assura314 4 .在安装文件里找到 Tools.86xl，建立它的连接，改名字为 tools 的连接 5.进入你的目录下，桌面上有你的目录例如 lhg 的主目录，找到.bsch 项，在后面添加 export ASSURAHOME=/assura（红色为你的安装目录） export PATH=$ASSURAHOME/tools/bin:$PATH export PATH=$ASSURAHOME/tools/assura/bin:$PATH export LD_ASSUME_KERNEL=2.4.1 -icfb -新建 library，mml，attach to an existing techfile,chart35rf -新建 cell，invert，library:mml ,tool:composer-schematic -偏置和信号不要混淆 -spectre -/035-mim-rf-fixed-spectre。scs(似乎不一定) -output blue lines(一定是连线，不是器件，否则结果不对) 自动绘图布线 打开原理图-〉TOOL-〉DESIGN SYNTHESIS-〉layout XL -〉creat new 出现新窗口-〉design-〉gen from source-〉 出现新窗口-〉layer/master 选择 met1-dg(焊盘材质选择)〉旁边改变大小为 10/10 apply -〉ok 将器件移到方框点击 move 然后点击器件移动鼠标（注意点击器件后要松 鼠标） 开始自动布线 routing-〉export to router-〉use rules file-〉pdk/icc。rules direction:/root/mml4 -〉ok 首先把器件都放到蓝色方框 autoroute-〉detail route-〉detail route-〉start pass-〉ok rules-〉check-〉setup and check-〉same net-〉close file-〉write-〉session 这个时候自动生成的 layout 应该已经添加了连线 shift+f 查看 fet 内部结构 !!!添加 pin 的 lable 一定要修改 lable 的层，让之与 pin 的实际层相同 回到 virtuoso@xl layout editing-〉assura-〉run drc-〉rules 自动选择-〉apply completed successfully-〉yes 有错就出现 error-visibility 直到 no errors found 回到 virtuoso@xl layout editing-〉assura-〉run lvs 设定工艺和 rule：2p4m -〉ok（注意如果 schematic 和 layout 的名称默认是相同的如果不同， 要改过来） completed successfully-〉 $:icfb& (点击 help 可以看帮组文档，如果在终端直接输入 cdsdoc，那么打开的是 mmsim61 的帮组 文档，因为在 PATH 变量中，mmsim 的路径是在前面的，而 mmsim61 的帮组文档是在 $MMSIM_ROOT/tools/bin 目录下的，所以是启动了 mmsim61 的文档，解决办法是在.bashrc 中加入这一句：alias openbook='$CDS_ROOT/tools/dfII/bin/cdsdoc',应该是在这个位置，当然， 如果你不打算看 cadence 的自带帮组文档，这一步就没必要了) 3.为了要使用 cadence 自带的帮助文档，可以用 Firefox 代替 netscape，如下： $:su password: #:ln -s /usr/bin/mozilla /usr/bin/netscape #:su usrname $: Setting Up for the Examples: Copying the SpectreRF Simulator Examples Copy the rfExamples library into your account so that you can edit the sample design. The library is located at /cadence/tools/dfII/samples/artist/rfExamples where /cadence is the installation directory for your Cadence software. Setting Up the Cadence Libraries The Cadence Libraries are defined in the UNIX text file cds.lib. You can edit this file in a UNIX shell window or by using the Library Path Editor while running the Cadence software. Using a UNIX Shell Window To set up the libraries in a UNIX shell window, use the following procedure: 1. In a UNIX shell window, open the cds.lib file for editing using vi, emacs or a similar text editor. The cds.lib file is in your directory: /root's home/. 2. In the cds.lib file, specify definitions for the basic, analogLib, sample, and spectreSModels libraries. In addition, define a user library where the sample circuits can be tested. The definitions in the cds.lib file look like the following: DEFINE osc1 /root/pdk018/osc1 DEFINE basic /cadence/tools/dfII/etc/cdslib/basic DEFINE analogLib /cadence/tools/dfII/etc/cdslib/artist/analogLib DEFINE sample /cadence/tools/dfII/samples/cdslib/sample DEFINE spectreSModels /cadence/tools/dfII/samples/artist/ spectreSModels You can label your test library any name you choose. This example assumes that you have called the library /root/pdk018/osc1. The name my_dir represents the directory into which you copied the design library. mml: you should build a library such as osc1,and copy the all files of rfExamples library to osc1,replace all files.