首页 基于verilog语言的50MHz分频1Hz

基于verilog语言的50MHz分频1Hz

举报
开通vip

基于verilog语言的50MHz分频1Hzmodulecp_1s(inputwireclr,//清零端,用于将25位的计数器清零inputwireclk,//时钟脉冲输入,clk为50MHz的时钟脉冲outputrega//输出变量,该变量即为频率为1S的脉冲);reg[25:0]q;//设定一个25位的计数器always@(posedgeclkorposedgeclr)//当clk或clr其中之一为上升沿时触发beginif(clr==1)//当clk为1,上升沿来到时a清零beginq<=0;a<=0;endelseif(q==24999999)//当...

基于verilog语言的50MHz分频1Hz
modulecp_1s(inputwireclr,//清零端,用于将25位的计数器清零inputwireclk,//时钟脉冲输入,clk为50MHz的时钟脉冲outputrega//输出变量,该变量即为频率为1S的脉冲);reg[25:0]q;//设定一个25位的计数器always@(posedgeclkorposedgeclr)//当clk或clr其中之一为上升沿时触发beginif(clr==1)//当clk为1,上升沿来到时a清零beginq<=0;a<=0;endelseif(q==24999999)//当q计够25兆个数时,a翻转一次beginq<=0;a<=~a;endelse//上述条件都不满足时,上升沿来到后q值加1q<=q+1;endendmodule
本文档为【基于verilog语言的50MHz分频1Hz】,请使用软件OFFICE或WPS软件打开。作品中的文字与图均可以修改和编辑, 图片更改请在作品中右键图片并更换,文字修改请直接点击文字进行修改,也可以新增和删除文档中的内容。
该文档来自用户分享,如有侵权行为请发邮件ishare@vip.sina.com联系网站客服,我们会及时删除。
[版权声明] 本站所有资料为用户分享产生,若发现您的权利被侵害,请联系客服邮件isharekefu@iask.cn,我们尽快处理。
本作品所展示的图片、画像、字体、音乐的版权可能需版权方额外授权,请谨慎使用。
网站提供的党政主题相关内容(国旗、国徽、党徽..)目的在于配合国家政策宣传,仅限个人学习分享使用,禁止用于任何广告和商用目的。
下载需要: ¥16.9 已有0 人下载
最新资料
资料动态
专题动态
个人认证用户
丹丹陪你去流浪
暂无简介~
格式:doc
大小:12KB
软件:Word
页数:1
分类:工学
上传时间:2021-11-02
浏览量:232