《VLSI设计基础》PPT课件 (2)

VLSI设计基础第2章MOS器件与工艺基础（2010-2010）本章概要：MOS晶体管基础CMOS逻辑部件MOS集成电路工艺基础版图设计2.1MOS晶体管基础MOS晶体管结构及基本工作原理MOS晶体管的阈值电压VTMOS晶体管的电流-电压特性调到第8章介绍MOS晶体管主要电参量CMOS结构.12.1.1MOS晶体管结构及基本工作原理.12.1.1MOS晶体管结构及基本工作原理.1工作条件：VDS很小时如果不是很小怎么样？VTN:阈值电压2.1.1MOS晶体管结构及基本工作原理.12.1.1MOS晶体管结构及基本工作原理.1沟道长度调制效应为什么保持临界饱和时的值?2.1.1MOS晶体管结构及基本工作原理.1怎样实现耗尽呢：在衬底表面离子注入与衬底掺杂类型相反的杂质，这里是注入N型杂质PMOS0栅源电压下就存在导电沟道是耗尽型器件的特征2.1.1MOS晶体管结构及基本工作原理.12.1.3MOS晶体管的电流-电压特性.1非饱和区饱和区截止区饱和区工作2.1.3MOS晶体管的电流-电压特性.1MOS晶体管：电压控制电流源反映材料特性和几何形状决定的电阻反映由工作点决定的电阻反映栅电压对电阻的控制能力2.1.5CMOS结构.1同时采用两种MOS器件：NMOS管和PMOS管，并通常配对出现的一种电路结构。2.1.5CMOS结构.12.2CMOS逻辑部件CMOS倒相器设计CMOS与非门和或非门的结构及其等效倒相器设计方法其他CMOS逻辑门D触发器内部信号的分布式驱动结构.22.2.1CMOS倒相器设计.2CMOS倒相器是CMOS门电路中最基本的逻辑部件，大多数的逻辑门电路均可通过等效倒相器进行基本设计，再通过适当的变换，完成最终的逻辑门电路中具体晶体管尺寸的计算。所以，基本倒相器的设计是逻辑部件设计的基础。设计依据是输出特性要求2.2.1CMOS倒相器设计.22.2.1CMOS倒相器设计.2：上升时间，是指在输入阶跃波的条件下，输出信号从0.1Vdd上升到0.9Vdd所需的时间：下降时间，指的是在输入阶跃波的条件下，输出信号从0.9Vdd下降到0.1Vdd所需的时间。[-----]：1.4~2.8|VT/Vdd|：0.1~0.4；2.2.1CMOS倒相器设计.2通常在设计倒相器时，要求输出波形对称，也就是上升时间=下降时间，因为是在同一工艺条件下加工，所有MOS管的栅氧化层的厚度相同，如果NMOS和PMOS的阈值电压数值相等，则要求得到如下结论：由此可以得到一个在这种条件下的简便计算方法：只要计算上升时间（下降时间），并由此计算得到PMOS（NMOS）管的宽长比，将此值除（乘）迁移率比就是NMOS管（PMOS）管的宽长比。2.2.1CMOS倒相器设计.2当输出信号的幅度变化只能从0.1Vdd到0.9Vdd时，则输出信号的周期就为上升与下降时间之和，且信号成为锯齿波，这时所对应的信号频率被认为是倒相器的最高工作频率。2.2.2CMOS与非门和或非门的结构及其等效倒相器设计方法.22.2.2CMOS与非门和或非门的结构及其等效倒相器设计方法.2数字逻辑等效电路模型数字逻辑行为模型MOSFET2.2.2CMOS与非门和或非门的结构及其等效倒相器设计方法.2数字逻辑等效电路模型数字逻辑行为模型倒相器2.2.2CMOS与非门和或非门的结构及其等效倒相器设计方法.2RR/3R/3R/3电阻比=宽长比之倒比Y×3Y×1等效倒相器中晶体管电阻2.2.2CMOS与非门和或非门的结构及其等效倒相器设计方法.2R3R？×？为保证在任何情况下，由电阻网络和负载电容所决定的充放电时间，均满足由性能指标所决定的上升、下降时间要求，所以，要按照最坏情况进行设计，即单支路导通情况。因此，各并联MOS管应和等效倒相器对应晶体管宽长比相同。同样有上拉和下拉两种情况，对应并联PMOS和并联NMOS2.2.2CMOS与非门和或非门的结构及其等效倒相器设计方法.22.2.2CMOS与非门和或非门的结构及其等效倒相器设计方法将与非门中的N个串联NMOS管等效为倒相器中的NMOS管，将N个并联的PMOS管等效为倒相器中的PMOS管。根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。NMOS管为串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小N倍，即它们的宽长比必须是倒相器中NMOS管宽长比的N倍。为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与倒相器中PMOS管相同。与非门设计方法（或非门类似）：.22.2.3其他CMOS逻辑门.2W/L=Y差别：27Y22Y串并结构：2.2.3其他CMOS逻辑门将下拉网络（NMOS管）等效为倒相器中的NMOS管，将上拉网络（PMOS管）等效为倒相器中的PMOS管。根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。对于串联网络结构，为保持时间常数不变，串联网络各单元的等效电阻必须缩小N倍，即它们的等效宽长比必须是倒相器中对应晶体管宽长比的N倍。对于并联网络结构，为保证在只有一个并联支路导通的情况下，仍能获得所需的电阻，要求各并联支路等效晶体管宽长比与倒相器中对应晶体管相同。对于串联网络结构中的局部并联结构，每个并联支路的等效晶体管宽长比与串联网络单元的等效晶体管相同。复杂网络设计方法：.22.2.3其他CMOS逻辑门.2逻辑行为：2.2.3其他CMOS逻辑门.2CMOS与或非门2.2.3其他CMOS逻辑门.2CMOS或与非门2.2.3其他CMOS逻辑门.2异或门2.2.3其他CMOS逻辑门.2同或门（异或非门）12个晶体管10个晶体管2.2.3其他CMOS逻辑门.2CMOS传输门为什么PMOS位于逻辑电路的上部，NMOS位于逻辑电路的下部，想过吗？NMOS传输门和PMOS传输门2.2.3其他CMOS逻辑门.2三态门相同的资源，有什么优点？Z=（A·（B·C+E）+D·F）·（G+H）设计分析举例：.22.2.4D触发器.22.2.5内部信号的分布式驱动结构.22.3MOS集成电路工艺基础基本的集成电路加工工艺CMOS工艺简化流程Bi-CMOS工艺技术.32.3.1基本的集成电路加工工艺.3器件制造基本问题掩膜板（MASKS）图形转移技术掺杂技术氧化及热处理技术气相沉积技术2.3.1基本的集成电路加工工艺器件制造基本问题.32.3.1基本的集成电路加工工艺掩膜板（MASKS）.3设计（软）“底片”（硬）单个电路图形多个电路图形2.3.1基本的集成电路加工工艺图形转移技术.3两次图形转移技术一次图形转移—光刻二次图形转移—刻蚀一次图形转移—电子束直写2.3.1基本的集成电路加工工艺掺杂技术.3热扩散离子注入2.3.1基本的集成电路加工工艺氧化及热处理技术.3常规热处理快速热处理2.3.1基本的集成电路加工工艺气相沉积技术.3LPCVDPECVD电子束蒸发离子溅射PVD2.3.2CMOS工艺简化流程.3简单回顾:逻辑电路晶体管尺寸设计基本方法及关键问题设计不唯一性工艺基本目标及实现目标的基本技术.3.32.3.3Bi-CMOS工艺技术以P阱CMOS工艺为基础的Bi-CMOS工艺以N阱CMOS工艺为基础的Bi-CMOS工艺.32.4版图设计简单MOSFET版图大尺寸MOSFET的版图设计.42.4.1简单MOSFET版图.4直栅围栅折弯栅2.4.2大尺寸MOSFET的版图设计.4共用掺杂区：源共用、漏共用、源漏共用2.4.2大尺寸MOSFET的版图设计.42.4.2大尺寸MOSFET的版图设计.4在本章描述了哪些问题如何体会规律（创造性思维基础）：器件，从PN结到各类半导体器件构造，挑战与技术应对方法。PN结、双极型晶体管、JFET、MOSFET、FINFET等。逻辑，从 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 逻辑到组合逻辑构造，与-或关系体，单输出逻辑的等效倒相器设计技术。工艺，基本方法了解。版图，从简单到复杂，器件复合对资源利用的贡献，分布参数的优化。MOS新技术、新材料、新结构