VHDL数字电路设计教程第 章

VHDL及 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 实践任课教师：赵宏智单位：北京交通大学计算机学院E-mail:hzzhao@bjtu.edu.cn1本课程安排：学时：32学时（课堂教学22学时，上机实验10学时）课堂教学内容：第一课、引言第二课、VHDL代码结构第三课、数据类型第四课、运算操作符和属性第五课、并发代码第六课、顺序代码第七课、信号与变量第八课、状态机第九课、包集和元件第十课、函数和过程第十一课、复习与答疑教学目的：了解数字集成电路的结构特点了解数字集成系统的基本设计方法掌握VHDL的基本语法和主要编程要点2实验教学内容及要求：分5次共10学时。实验一：学习安装、使用MODELSIM6.0D，并根据testbenchPPT中的两个例子，能够仿真出波形；实验二：（1）用GENERIC语句改写例4.1，设计成通用译码器，要求 书 关于书的成语关于读书的排比句社区图书漂流公约怎么写关于读书的小报汉书pdf 写tb代码并仿出波形；（2）课后习 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 5.6，要求书写tb代码并仿出波形；（3）课后习题6.1，要求书写tb代码并仿出波形；实验三：例子7.5、7.8、8.6，要求书写tb代码并仿出波形；实验四：第9章例题9.2、9.6、9.9，要求书写tb代码并仿出波形；实验五：选做例子串-并型乘法器、并行乘法器、乘-累加电路中的两个，要求书写tb代码并仿出波形；3实验课要求掌握Modelsim仿真工具，从简单的电路设计入手，到最后能够设计比较复杂的电子系统，培养设计电路系统的实际动手能力。实验教学目的：掌握常用EDA工具的基本使用方法，掌握常用数字电路的设计特点。4考核方式内容：基本概念与基本功能器件的设计编程方式：平时作业、上机与试卷相结合平时作业与上机20%考试试卷80%5教材及参考资料教材：VHDL数字电路设计教程，VolneiA.Pedroni著，乔庐峰等译，电子工业出版社参考资料：1AlteraFPGA/CPLD设计（基础篇），王诚等著，人民邮电出版社。2AlteraFPGA/CPLD设计（高级篇），王诚等著，人民邮电出版社。3《FPGA/VHDL快速 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 实践入门与提高》，杨恒、卢飞成编著，北京航空航天大学出版社。6相关网址：www.fpga.com.cnwww.edaclub.netwww.edachina.com7第一章引言VHDL的历史VHDL的作用VHDL的语言特点VHDL与其它硬件描述语言的比较VHDL设计概述从VHDL代码到电路的转化8VHDL的历史VHDL：VHSIC(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguage80年代初由美国国防部在实施超高速集成电路（VHSIC）项目时开发的。1987年由IEEE协会批准为IEEE工业标准，称为IEEE1076-1987。各EDA公司相继推出支持VHDL的设计环境。1993年被更新为93标准，即IEEE1076-1993。进一步提高抽象描述层次，扩展系统描述能力。9VHDL的作用1、VHDL打破软、硬件的界限。传统的数字系统设计分为：硬件设计（硬件设计人员）软件设计（软件设计人员）2、采用文本形式进行程序设计，包含许多具有硬件特征的语句，主要用于描述数字系统的结构、功能、行为和接口，能够支持电路硬件的设计、验证、综合和测试；设计与具体工艺无关，适合于多层次大规模设计，具有良好的开放性和并行设计能力、便于交流保存共享。VHDL是电子系统设计者和EDA工具之间的界面。EDA工具及HDL的流行，使电子系统向集成化、大规模和高速度等方向发展。美国硅谷约有80%的ASIC和FPGA/CPLD已采用HDL进行设计。10VHDL的语言特点VHDL具有强大的语言结构，系统硬件描述能力强、设计效率高；具有较高的抽象描述能力。VHDL语言可读性强，易于修改和发现错误。VHDL具有丰富的仿真语句和库函数。VHDL源代码进行早期功能仿真，有利于大系统的设计与验证。VHDL设计与硬件电路关系不大。11VHDL设计不依赖于器件，与工艺无关。可移植性好。VHDL体系符合TOP-DOWN和CE（并行工程）设计思想。VHDL设计效率高，产品上市时间快，成本低。易于ASIC实现。12VHDL与其它硬件描述语言的比较VHDL：具有较强的系统级抽象描述能力，适合行为级和RTL级的描述。设计者可不必了解电路细节，所作工作较少，效率高。但对综合器的要求高，不易控制底层电路的生成。IEEE标准，支持广泛。行为级RTL级门电路级（RTL:RegisterTranslateLevel，寄存器传输级）13VerilogHDL：系统级抽象描述能力比VHDL稍差；门级开关电路描述方面比VHDL强。适合RTL级和门电路级的描述。设计者需要了解电路细节，所作工作较多。IEEE标准，支持广泛。ABEL、PALASM、AHDL(AlteraHDL)：系统级抽象描述能力差，一般作门级电路描述。要求设计者对电路细节有详细的了解。对综合器的性能要求低，易于控制电路资源。支持少。14VHDL设计简述VHDL主要用于描述数字系统的结构、行为、功能和接口。VHDL将一个设计（元件、电路、系统）分为：外部（可视部分、端口）内部（不可视部分、内部功能、算法）15文本编辑器、图形编辑器VHDL综合器（逻辑综合、优化）FPGA/CPLD布线/适配器（自动优化、布局、布线、适配）VHDL仿真器（行为仿真、功能仿真、时序仿真）编程器/下载电缆（编程、下载）测试电路（硬件测试）网表文件（EDIF、XNL、VHDL…)门级仿真器（功能仿真、时序仿真）各种编程文件VHDL的FPGA/CPLD工程设计流程16电子系统的发展趋势：随着PLD器件集成度的提高（一亿以上个晶体管，数百万门）和开发系统的完善，可实现整个电子系统→单芯片设计（SOPC：SystemOnaProgrammableChip，可编程单片系统、可编程片上系统）。相应的EDA技术提升为ESDA。在此领域，将更加强调用HDL对复杂系统完成系统级的抽象描述。目前研究有一定进展，尚不能实用化。ConcurrentEngineering(CE)：CE是将电子产品及相关制造直至销售、维护全过程统一进行设计的一种方法，其核心是产品设计对象的全面可预见性。CE要求从管理层次上把工艺、工具、任务、智力和时间的安排协调一致，使用统一的集成化设计环境，由若干个相关的设计小组共享数据库，同步地进行设计。并行工程（CE）和自上而下（Top-Down）设计方法被誉为构成现代电子产品开发方式的两大特征。体现了设计策略的变革。从VHDL代码到电路的转化一位全加器全加器abcinscout功能 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 ：真值表方法逻辑表达式：Cout=a.b+a.cin+b.cinS=a⊕b⊕cin电路外部框图17用VHDL描述一位全加器的功能：（full_adder.vhd）ENTITYfull_adderISPORT(a,b,cin:INBIT;s,cout:OUTBIT);ENDfull_adder;ARCHITECTUREdataflowOFfull_adderISBEGINs<=aXORbXORcin;cout<=(aANDB)OR(aANDcin)OR(bANDcin);ENDdataflow;*文件名、实体名与结构名要一致！18abclkclkacinbcincoutabacinbcincoutabcinsacinbacincout(a)(b)可编程器件实现方式一(d)可编程器件实现方式二(d)一种ASIC的实现方式不同的编译器类型、电路优化目标、实现方式都将影响最终的电路结构。仿真波形见书P6.19课后思考题：1、数字集成电路的设计特点是什么？2、数字集成电路的设计流程是怎样的？3、EDA技术的含义和内容是什么？4、VHDL的设计流程是什么？5、在VHDL代码到电路的转化过程中需要做出哪些选择？6、阅读书后“附录A”！20打开Modelsim6.0新建一个工程，File->new->project;往project里添加源文件。分为两种：一种是目标代码，另一种是测试代码testbench；添加一个work库，File->new->library;编译源文件，Compile->Compileall;开始仿真，Simulate->starsimulation;选择testbench文件作为top-level文件；查看波形，Add->wave单击run图标调试Modelsim6.0的使用步骤21testbench的组织简单的testbench向要验证的设计提供向量，人工验证输出。复杂的testbench是自检测的，其结果自动验证。stimulus要验证的设计简单的testbench复杂的testbench激励验证结果要验证的设计22施加激励产生激励并加到设计的方法：将component实例化，并对其施加一些输入值和时间量。具体做法：主代码作为一个单独的x_main.vhd文件；testbench代码作为另外一个.vhd文件，并且在其中将主代码x_main中的实体声明为component；在testbench代码中对component的输入端口赋一些初值，并用waitforx_time来给出时序关系。23Tb代码的基本特点Tb代码本身不生成具体的电路，仅供仿真之用；模板固定，记住即可：其entity中无需定义in/outport，原因：tb代码的输出信号往往是由设计者手工直接提供，而不是由一组tb的输入信号经过功能运算自动生成的；需使用process语句，因为所提供的测试用例都是时间相关的，是顺序执行的；由于无需输入信号，因此其process的敏感信号列表为空；测试用例往往是手工赋值的，且不生成具体电路，因此不需要使用generic语句来设计多种规格的测试用例；24----目标文件fulladder.vhd---ENTITYfulladderISPORT(a,b,ci:INbit;co,s:OUTbit);ENDfulladder;ARCHITECTURErtlOFfulladderISBEGINs<=axorbxorci;co<=(aandb)or(aandci)or(bandci);endrtl;例1：使用元件实例化方法编写的testbench25----测试文件testadder.vhd--entityfa_testbenchisendfa_testbench;architecturebehoffa_testbenchiscomponentfulladderport(a,b,ci:inbit;s,co:outbit);endcomponent;signalxt,yt,zt,st,cot:bit;beginu1:fulladderportmap(xt,yt,zt,st,cot);processbeginxt<='0';yt<='0';zt<='0';waitfor10ns;xt<='0';yt<='0';zt<='1';waitfor10ns;xt<='0';yt<='1';zt<='0';waitfor10ns;xt<='0';yt<='1';zt<='1';waitfor10ns;xt<='1';yt<='0';zt<='0';waitfor10ns;xt<='1';yt<='0';zt<='1';waitfor10ns;xt<='1';yt<='1';zt<='0';waitfor10ns;xt<='1';yt<='1';zt<='1';waitfor10ns;xt<='0';yt<='0';zt<='0';waitfor10ns;endprocess;endbeh;26同步时序电路的testbench中clk的典型写法........ process begin  clk<='0';  waitfor12ns;  loop   clk<=notclk;   waitfor7ns;  endloop;endprocess;..........半个时钟周期的长度等待时钟信号开始工作的时间27注意：需要将端口信号全部定义为signal；电路内部的一些连线（信号或变量）的赋值信息不能出现在tb中，否则将导致这些中间信号不能变化；测试向量或矢量的赋值需要出现在process中，否则就被看做是并发赋值，易造成“线与”现象，导致波形错误。28Waitfor语句和after语句的区别：1、after表示从仿真周期的起点开始，到当前信号值发生变化时的整个时间区间，当该信号需要再次变化时，时间量只能升序。例：x<=1after10ns;x<=2after20ns;x<=3after30ns;2、waitfor语句表示一个信号值的保持时间长度，时间量的大小不必升序。例： x<=1；waitfor10ns;x<=2;waitfor5ns;x<=5;waitfor2ns;此外，每个信号被赋新值之后，必须要waitfor一个时间间隔，否则编译器认为该信号值持续时间为0，不能在波形上反映出来。29