3逻辑门电路3.1逻辑门电路简介3.2基本CMOS逻辑门电路3.3CMOS逻辑门电路的不同输出结构及参数3.4类NMOS和BiCMOS逻辑门电路3.5TTL逻辑门电路*3.6ECL逻辑门电路3.7逻辑描述中的几个问题3.8逻辑门电路使用中的几个实际问题3.9用VerilogHDL描述CMOS逻辑门电路.教学基本要求：1、了解半导体器件的开关特性。2、熟练掌握基本逻辑门（与、或、与非、或非、异或门）、三态门、OD门（OC门）和传输门的逻辑功能。3、学会门电路逻辑功能分析
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。4、掌握逻辑门的主要参数及在应用中的接口问题。3.逻辑门电路.3.1逻辑门电路简介3.1.1各种逻辑门电路系列简介3.1.2开关电路1、逻辑门:实现基本逻辑运算和常用逻辑运算的单元电路。2、逻辑门电路的分类二极管门电路三极管门电路TTL门电路MOS门电路PMOS门CMOS门分立门电路NMOS门3.1.1各种逻辑门电路系列简介BiCMOS门电路1.CMOS集成电路:广泛应用于超大规模、甚大规模集成电路4000系列74HC74HCT74VHC74VHCT速度慢与TTL不兼容抗干扰功耗低74LVC74AUC速度加快与TTL兼容负载能力强抗干扰功耗低速度两倍于74HC与TTL兼容负载能力强抗干扰功耗低低(超低)电压速度更加快负载能力强抗干扰功耗低74系列74LS系列74AS系列74ALS2.TTL集成电路:广泛应用于中大规模集成电路3.1.1数字集成电路简介逻辑变量取值0或1，对应电路中电子器件的“闭合”与“断开”。3.1.2开关电路(a)输出逻辑1(b)输出逻辑0MOS管或BJT管可以作为开关。3.2基本CMOS逻辑门电路3.2.1MOS管及其开关特性3.2.2CMOS反相器3.2.3其他基本CMOS逻辑门电路3.2.4CMOS传输门CMOS门电路是以MOS管为开关器件。MOS管的分类：N沟道P沟道P沟道N沟道增强型3.2.1MOS管及其开关特性1.N沟道增强型MOS管的结构和工作原理MOS管的分类：栅极符号1.N沟道增强型MOS管的结构和工作原理(1)VGS控制沟道的导电性vGS=0,vDS0,等效背靠背连接的两个二极管,iD0。vGS>0,建立电场反型层vDS>0,iD0。沟道建立的最小vGS值称为开启电压VT.1.N沟道增强型MOS管的结构和工作原理(2)VGS和VDS共同作用vGS>VT,vDS>0,靠近漏极的电压减小。当VGS>VT,iD随VDS增加几乎成线性增加。当vDSvGD=(vGSvDS)VT,漏极处出现夹断。继续增加VDS夹断区域变大，iD饱和。2.N沟道增强型MOS管的输出特性和转移特性输出特性分为截止区：可变电阻区：沟道产生，iD随vDS线性增加，rds为受vGS控制可变电阻。饱和区：(a)输出特性曲线（b）转移特性曲线3.其他类型的MOS管(1)P沟道增强型MOS管结构与NMOS管相反。vGS、vDS电压极性与NMOS管相反。开启电压vT为负值(2)N沟道耗尽型MOS管绝缘层掺入正离子，使衬底表面形成N沟道。vGS电压可以是正值、零或负值。vGS达到某一负值vP，沟道被夹断，iD=0。(2)N沟道耗尽型MOS管N沟道耗尽型MOS管符号如图。(3)P沟道耗尽型MOS管结构与N沟道耗尽型MOS管相反。符号如图所示。4.MOS管开关电路：MOS管工作在可变电阻区，输出低电平:MOS管截止，输出高电平当υI
VTMOS管相当于一个由vGS控制的无触点开关。MOS管工作在可变电阻区，相当于开关“闭合”，输出为低电平。MOS管截止，相当于开关“断开”，输出为高电平。当υI为低电平时：当υI为高电平时：由于MOS管栅极、漏极与衬底间电容，栅极与漏极之间的电容存在，电路在状态转换之间有电容充、放电过程。输出波形上升沿、下降沿变得缓慢。5.MOS管开关电路的动态特性3.2.2CMOS反相器1.工作原理vivGSNvGSPTNTPvO0V0V5V截止导通5V5V5V0V导通截止0VVTN=2VVTP=-2V逻辑图第一，vI是高电平还是低电平，TN和TP中总是一个导通而另一个截止。CMOS反相器的静态功耗几乎为零。第二，MOS管导通电阻低，截止电阻高。使充、放电时间常数小，开关速度更快，具有更强的带负载能力。第三，MOS管的，IG≈0，输入电阻高。理论上可以带任意同类门，但负载门输入杂散电容会影响开关速度。CMOS反相器的重要特点：2.电压传输特性和电流传输特性VTN电压传输特性电流传输特性(Transfercharacteristic)3.输入逻辑电平和输出逻辑电平输出高电平的下限值VOH(min)输入低电平的上限值VIL(max)输入高电平的下限值VIL(min)输出低电平的上限值VOH(max)4.CMOS反相器的工作速度在由于电路具有互补对称的性质，它的开通时间与关闭时间是相等的。平均延迟时间小于10ns。带电容负载与非门1.CMOS与非门(a)电路结构(b)工作原理VTN=2VVTP=-2VN输入的与非门的电路?输入端增加有什么问题?3.2.3其他基本CMOS逻辑门电路或非门2.CMOS或非门VTN=2VVTP=-2VN输入的或非门的电路的结构?输入端增加有什么问题?例：分析CMOS电路，说明其逻辑功能。=A⊙B异或门电路3.2.4CMOS传输门(双向模拟开关)1.传输门的结构及工作原理1、传输门的结构及工作原理设TP:|VTP|=2V，TN:VTN=2V，I的变化范围为0到+5V。0V+5V0V到+5VGSN0,TP截止GSP=0V(2V~+5V)=2V~5VGSN=5V(0V~+3V)=(5~2)Vb、I=2V~5VGSN>VTN,TN导通a、I=0V~3VTN导通，TP导通C、I=2V~3V(1)传输门组成的异或门B=0TG1断开,TG2导通L=AB=12.传输门的应用(2)传输门组成的数据选择器C=0TG1导通,TG2断开L=XTG2导通,TG1断开L=YC=12.传输门的应用3.3CMOS逻辑门电路的不同输出结构及参数3.3.1CMOS逻辑门电路的保护和缓冲电路3.3.2CMOS漏极开路和三态门电路3.3.3CMOS逻辑门电路的重要参数3.3.1输入保护电路和缓冲电路采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路具有相同的输入和输出特性。1.输入端保护电路:(1)0VDD+vDF二极管导通电压：vDF(3)vI<-vDF当输入电压不在正常电压范围时,二极管导通，限制了电容两端电压的增加,保护了输入电路。D1、D2截止D1导通,D2截止vG=VDD+vDFD2导通,D1截止vG=-vDFRS和MOS管的栅极电容组成积分网络，使输入信号的过冲电压延迟且衰减后到栅极。D2---分布式二极管(iD大)（2）CMOS逻辑门的缓冲电路输入、输出端加了反相器作为缓冲电路，所以电路的逻辑功能也发生了变化。增加了缓冲器后的逻辑功能为与非功能1.CMOS漏极开路门1.）CMOS漏极开路门的提出输出短接，在一定情况下会产生低阻通路，大电流有可能导致器件的损毁，并且无法确定输出是高电平还是低电平。3.3.2CMOS漏极开路（OD）门和三态输出门电路（2）漏极开路门的结构与逻辑符号(c)可以实现线与功能;(b)与非逻辑不变漏极开路门输出连接(a)工作时必须外接电源和电阻;(2)上拉电阻对OD门动态性能的影响Rp的值愈小，负载电容的充电时间常数亦愈小，因而开关速度愈快。但功耗大,且可能使输出电流超过允许的最大值IOL(max）。电路带电容负载Rp的值大，可保证输出电流不能超过允许的最大值IOL(max）、功耗小。但负载电容的充电时间常数亦愈大，开关速度因而愈慢。+VDDIILRPn…m…k最不利的情况：只有一个OD门导通，为保证低电平输出OD门的输出电流不能超过允许的最大值IOL(max)且VO=VOL(max），RP不能太小。当VO=VOLIIL（total)+VDDIILRPn…m…k当VO=VOH为使得高电平不低于规定的VIH的最小值，则Rp的选择不能过大。Rp的最大值Rp(max)：2.三态(TSL)输出门电路10011截止导通100截止导通010截止截止X1逻辑功能：高电平有效的同相逻辑门01三态门电路的应用任何时刻只能有一个门的使能端为有效，其他门输出高阻DADBDN数据总线…DG1G2Gn…ENENEN3.3.3CMOS逻辑门电路的重要参数1.输入和输出的高、低电平输出高电平的下限值VOH(min)输入低电平的上限值VIL(max)输入高电平的下限值VIL(min)输出低电平的上限值VOH(max)1.输入和输出的高、低电平400074HC74HCT74LVC74AUC类型参数/单位VIL(max)/V1.01.50.80.80.6VOL(max)/V0.050.10.10.20.2VIH(min)/V4.03.52.02.01.2VOH(min)/V4.954.94.93.11.7高电平噪声容限(VNH/V)0.951.42.91.10.5低电平噪声容限(VNL/V)0.951.40.70.60.4VNH—当前级门输出高电平的最小值时允许负向噪声电压的最大值。负载门输入高电平时的噪声容限：VNL—当前级门输出低电平的最大值时允许正向噪声电压的最大值负载门输入低电平时的噪声容限：2.噪声容限VNH=VOH(min)－VIH(min)VNL=VIL(max)－VOL(max)在保证输出电平不变的条件下，输入电平允许波动的范围。它表示门电路的抗干扰能力3.传输延迟时间传输延迟时间是表征门电路开关速度的参数，它说明门电路在输入脉冲波形的作用下，其输出波形相对于输入波形延迟了多长的时间。传输延迟时间与电源电压VDD及负载电容大小有关。表中为各个非门的参数。CMOS电路传输延迟时间类型参数74HCVDD=5V74AHCVDD=5V74LVCVDD=3.3V74AUCVDD=1.8VtPLH或tPHL(ns)63.82.50.84.功耗静态功耗：指的是当电路没有状态转换时的功耗，即门电路空载时电源总电流ID与电源电压VDD的乘积。5.延时功耗积是速度功耗综合性的指标.延时功耗积，用符号DP表示。几种CMOS系列非门的DP见下页。扇入数：取决于逻辑门的输入端的个数。6.扇入与扇出数动态功耗：指的是电路在输出状态转换时的功耗，对于TTL门电路来说，静态功耗是主要的。CMOS电路的静态功耗非常低，CMOS门电路有动态功耗几种CMOS系列非门的DP性能比较系列参数/单位74HC04(VDD=5V)74AHC04(VDD=5V)74LVC04(VDD=3.3V)74AUC04(VDD=1.8V)功耗电容CPD/pF2112817传输延迟时间tpd/ns(CL=15pF)63.82.50.8功耗PDmW(10MHz)96.82.51延时功耗积DP/pJ5425.846.250.8扇出数：是指其在正常工作情况下，所能带同类门电路的最大数目。（a)带拉电流负载当负载门的个数增加时，总的拉电流将增加，会引起输出高电压的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。高电平扇出数:(b)带灌电流负载当负载门的个数增加时，总的灌电流IOL将增加，同时也将引起输出低电压VOL的升高。当输出为低电平，并且保证不超过输出低电平的上限值。3.4类NMOS和BiCMOS逻辑门电路3.4.1类NMOS门电路3.4.2BiCMOS门电路MOS集成电路分为PMOS、NMOS和CMOS。NMOS比PMOS速度快。CMOS有静态功耗低、抗干扰能力强等诸多优点成为主流器件。但CMOS电路增加一个输入端必须增加一个PMOS和一个NMOS管，在某些希望芯片面积小的应用，仍采用NMOS。类NMOS电路可与CMOS电路相匹配。3.4.1类NMOS门电路1.类NMOS反相器当vI=0:NMOS管截止，PMOS管导通,输出高电平。当vI=VDD:NMOS管和PMOS管均导通,NMOS管比PMOS管导通电阻小很多，输出低电平。2.类NMOS与非门和或非门特点:功耗低、速度快、驱动力强3.4.2BiCMOS门电路I为高电平:MN、M1和T2导通，MP、M2和T1截止，输出O为低电平。工作原理:M1的导通,迅速拉走T1的基区存储电荷;M2截止,MN的输出电流全部作为T2管的驱动电流,M1、M2加快输出状态的转换I为低电平:MP、M2和T1导通，MN、M1和T2截止，输出O为高电平。T2基区的存储电荷通过M2而消散。M1、M2加快输出状态的转换电路的开关速度可得到改善M1截止，MP的输出电流全部作为T1的驱动电流。3.5TTL逻辑门电路3.5.1BJT的开关特性3.5.2TTL反相器的基本电路3.5.3改进型TTL门电路3.5TTL逻辑门3.5.1BJT的开关特性iB0，iC0，vO=VCEVCC，c、e极之间近似于开路。vI=0V时:iBiBS，vO=VCE0.2V，c、e极之间近似于短路。vI=5V时:BJT相当于受vI控制的电子开关。2.BJT的开关时间从截止到导通开通时间ton(=td+tr)从导通到截止关闭时间toff(=ts+tf)BJT饱和与截止两种状态的相互转换需要一定的时间才能完成。CL的充、放电过程均需经历一定的时间，必然会增加输出电压O波形的上升时间和下降时间，导致基本的BJT反相器的开关速度不高。2.BJT的开关时间若带电容负载故需设计有较快开关速度的实用型TTL门电路。输出级T3、D、T4和Rc4构成推拉式的输出级。用于提高开关速度和带负载能力。中间级T2和电阻Rc2、Re2组成，从T2的集电结和发射极同时输出两个相位相反的信号，作为T3和T4输出级的驱动信号；输入级中间级输出级3.5.2TTL反相器的基本电路1.电路组成输入级T1和电阻Rb1组成。用于提高电路的开关速度2.TTL反相器的工作原理（逻辑关系、性能改善）（1）当输入为低电平（I=0.2V）T1深度饱和,VB1=0.9VT2、T3截止，T4、D导通要使T2、T3导通则要求，VB1=2.1V（2）当输入为高电平（I=3.6V）T2、T3饱和导通T1:倒置的放大状态。T4和D截止。使输出为低电平.vO=vC3=VCES3=0.2V逻辑真值表输入A输出L0110采用肖特基势垒二极管SBD限制BJT导通时的饱和深度。SBD导通电压为0.4V。使BJT的c、e间正偏电压钳位在0.4V，而不进入深度饱和。3.5.3改进型TTL门电路-抗饱和TTL门电路1.肖特基TTL反相器电路如图所示。2.其他TTL门电路与非门或非门3.7.1正负逻辑问题3.7逻辑描述中的几个问题3.7.2基本逻辑门的等效符号及其应用.3.7.1正负逻辑问题1.正负逻辑的规定正逻辑负逻辑3.7逻辑描述中的几个问题正逻辑体制:将高电平用逻辑1表示，低电平用逻辑0表示负逻辑体制:将高电平用逻辑0表示，低电平用逻辑1表示___与非门采用正逻辑___或非门采用负逻辑与非或非2.正负逻辑等效变换与或非非3.7.2基本逻辑门电路的等效符号及其应用1、基本逻辑门电路的等效符号与非门及其等效符号系统输入信号中，有的是高电平有效，有的是低电平有效。低电平有效，输入端加小圆圈；高电平有效，输入端不加小圆圈。或非门及其等效符号逻辑门等效符号的应用利用逻辑门等效符号，可实现对逻辑电路进行变换，以简化电路，能减少实现电路的门的种类。控制电路逻辑门等效符号强调低电平有效G2可用或门实现如RE、AL都要求高电平有效，EN高电平有效3.8逻辑门电路使用中的几个实际问题3.8.1各种门电路之间的接口问题3.8.2门电路带负载时的接口问题3.8.3抗干扰措施3.8.4CMOS小逻辑和宽总线系列.2)驱动器件的输出电压必须处在负载器件所要求的输入电压范围，包括高、低电压值（属于电压兼容性的问题）。在数字电路或系统的设计中，往往将不同电源电压的CMOS系列（或CMOS和TTL）两种器件混合使用，以满足综合要求。由于每种器件的电压和电流参数各不相同，因而在这两种器件连接时，要满足驱动器件和负载器件以下条件：3)驱动器件必须对负载器件提供足够大的拉电流和灌电流（属于门电路的扇出数问题）；3.8.1各种门电路之间的接口问题1)门电路的输入或输出电压必须处在手册规定的极值之内。（1）输入电压极值VI(max)和VI(min)有些逻辑门电路允许VI超过VDD，有些不允许。74HC系列最大输入VI(max)=VDD+0.5V，VI被钳位，不能超过VDD。74AHC系列VI(max)=7V,采用VDD=3.3V时,允许VI>3.3V。两系列VI(min)均为0V，考虑保护二极管作用，VI(min)=-0.5V。1.各种门电路输入或输出电压的极值（2）输出电压极值VO(max)和VO(min)有些逻辑门电路允许VO超过VDD，有些不允许。74HC和AHC系列最大输入VO(max)=VDD+0.5V，不能超过VDD。74LVC系列VO(max)=6.5V。采用VDD=3.3V时,允许VO>3.3V,只要小于6.5V即可。1.各种门电路输入或输出电压的极值负载器件所要求的输入电压VOH(min)≥VIH(min)VOL(max)≤VIL(max)2.各种门电路电压兼容性和电流匹配性问题灌电流拉电流对负载器件提供足够大的拉电流和灌电流驱动电路必须能为负载电路提供足够的驱动电流驱动电路负载电路1、）VOH(min)≥VIH(min)2、）VOL(max)≤VIL(max)驱动电路必须能为负载电路提供合乎相应
标准
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的高、低电平图中给出了各个系列在给定电源电压下四个逻辑电平参数3、5VCMOS门驱动3.3VCMOS门VOH（min)=4.4VVOL(max)=0.5V3.3VCMOS门系列VIH(min)=2VVIL(max)=0.8VIOH（max)=20AIIH（max)=5AVOH(min)≥VIH(min)VOL(max)≤VIL(max)带拉电流负载输出、输入电压带灌电流负载已知：5VCMOS门系列IOL（max)=20AIIL（max)=5A，当负载门个数n小于≤44.3.3VCMOS门驱动5VCMOS门式2、3、4、都能满足，但式1VOH(min)≥VIH(min)不满足采用外接上拉电阻。（IO：驱动门输出级截止管的漏电流）VOH（min)=2.4VVOL(max)=0.4V5VCMOS门系列VIH(min)=3.5VVIL(max)=1.5VIOH（max)=0.1mAIIH（max)=5A已知：3.3VCMOS门系列IOL（max)=0.1mAIIL（max)=5A，5.低电压CMOS电路之间的接口不同系列逻辑电路之间接口，通常采用专门的逻辑电平转换器，如图所示。VDDA和VDDB分别为两种系列逻辑电路的电源电压。1.用门电路直接驱动显示器件3.8.2门电路带负载时的接口电路门电路的输入为低电平，输出为高电平时，LED发光当输入信号为高电平，输出为低电平时,LED发光解：LED正常发光需要几mA的电流，并且导通时的压降VF为1.6V。根据表3.3.4查得，当VCC=5V时，VOL=0.1V，IOL(max)=4mA。因此ID取值不能超过4mA。限流电阻的最小值为例3.8.2试用74HC04六个CMOS反相器中的一个作为接口电路，使门电路的输入为高电平时，LED导通发光。2.机电性负载接口用各种数字电路来控制机电性系统的功能,而机电系统所需的工作电压和工作电流比较大。要使这些机电系统正常工作，必须扩大驱动电路的输出电流以提高带负载能力，而且必要时要实现电平转移。如果负载所需的电流不特别大，可以将两个反相器并联作为驱动电路，并联后总的最大负载电流略小于单个门最大负载电流的两倍。如果负载所需的电流比较大，则需要在数字电路的输出端与负载之间接入一个功率驱动器件。1.多余输入端的处理措施3.8.3抗干扰措施以不改变电路工作状态及稳定可靠为原则。一是与其他输入端并接，二是直接接电源或地。与门、与非门输入端接电源。或门、或非门输入端接地。在直流电源和地之间接去耦合滤波电容，滤除干扰信号。2.去耦合滤波电容将电源地和信号地、模拟和数字地分开。印刷版的连线尽量短,以去除寄生干扰。3.接地和安装工艺传统封装的2输入与非门3.8.4小尺寸逻辑和宽总线系列相比传统逻辑器件，小尺寸逻辑芯片体积更小。它是作为大规模可编程逻辑器件的补充或接口。用来修改或完善大规模集成芯片之间连线或外围电路连线。小尺寸逻辑封装的2输入与非门1.小尺寸逻辑电路宽总线是指将多个相同的单元电路封装在一起，以减少体积、改善电路性能，满足计算机、信息传输等设备的总线传输需求。2.宽总线电路74AUC16240内部有16个三态输出缓冲器，分成4组，如图(下一页)。使用时，可连成16位、两组8位或其他形式。74AUC16240功能表使能输入A输出YLHLLLHH×高阻2.宽总线电路74AUC162403.9用VerilogHDL描述CMOS门电路用VerilogHDL对MOS管构成的电路建模，称为开关级建模，是最底层的描述。用关键词nmos、pmos定义NMOS、PMOS管模型。rnmos、rpmos定义输入与输出端存在电阻的NMOS、PMOS管模型。关键词supply1、supply0分别定义了电源线和地线。3.9.1CMOS门电路的Verilog建模1、设计举例moduleNAND2(L,A,B);//IEEE1364—1995SyntaxinputA,B;//输入端口声明outputL;//输出端口声明supply1Vdd;supply0GND;wireW1;//将两个NMOS管之间的连接点定义为W1pmos(L,Vdd,A);//PMOS管的源极与Vdd相连pmos(L,Vdd,B);//两个PMOS管并行连接nmos(L,W1,A);//两NMOS管串行连接nmos(W1,GND,B);//NMOS管的源极与地相连endmodule试用Verilog语言的开关级建模描述CMOS与非门。用关键词cmos定义传输门模型。cmosC1(输出信号,输入信号,TN管控制信号,TP管控制信号);3.9.2CMOS传输门电路的Verilog建模modulemymux2to1(A,B,L);//IEEE1364—1995SyntaxinputA,B;//输入端口声明outputL;//输出端口声明wireAnot,Bnot;//声明模块内部的连接线inverterV1(Anot,A);//调用底层模块inverter，见下一页inverterV2(Bnot,B);cmos(L,Anot,B,Bnot);//调用内部开关元件cmos(L,A,Bnot,B);//(output,input,ncontrol,pcontrol)endmodule例：用Verilog语言的开关级建模描述下列异或门。//CMOS反相器moduleinverter(Vo,Vi);//IEEE1364—1995SyntaxinputVi;//输入端口声明outputVo;//输出端口声明supply1Vdd;supply0GND;pmos(Vo,Vdd,Vi);//实例化，调用内部开关元件nmos(Vo,GND,Vi);//(漏极,源极,控制栅极)endmodule
浙公网安备 33021202002483