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VHDL介绍基本介绍VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为ANSI/IEEE的 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 （IEEESTD1076-1987）。1993年更进一步修订，变得更加完备，成为ANSI/IEEE的ANSI/IEEESTD1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。VHDL的英文全写是：VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptiongLanguage.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。关于用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较：在设计中，如果采用原理图输入的设计方式是比较直观的。你要设计的是什么，你就直接从库中调出来用就行了。这样比较符合人们的习惯。但是这样做需要设计人员要在两方面有较高的素质：对电路的知识要比较丰富。对CPLD/FPGA的结构比较熟悉。有了这两个条件才能在设计的过程中选用适当的器件从而提高设计的可靠性、提高器件的利用率及缩短设计的周期。但是有一个重大的问题是在于，如果你的产品有所改动，需要采用另外的CPLD/FPGA时，你将需要重新输入原理图。（改用不同的器件在今天这种竞争环境下是会经常发生的。头儿们为了提高产品的性能或者是降低产品的造价，提高保密性等等，都会考虑选用不同的器件。对他们而言只是做出一个决定，对我们而言却是要我们付出更多的心血）。但是当你采用VHDL等高级语言来设计时这些问题都会得到较好的解决。由于在使用VHDL等高级语言时，有专用的工具来实现将语言描述的电路功能转换为实际的电路所以你就用不着对底层的电路很熟悉，也用不着对CPLD/FPGA的结构很熟悉（因为有专用的工具针对你的描述采用相应的器件哦）。当你要换器件时，你只需要将原来设计好的VDHL文件在新器件的设计工具中再次实现就行了（就是这么简单喔）！用高级语言设计电路的 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 :在用高级语言来设计电路时,主要的过程是这样的:使用文本编辑器输入设计源文件(你可以使用任何一种文本编辑器。但是，为了提高输入的效率，你可以用某些专用的编辑器，如：HdlEditor，TuborWriter或者一些EDA工具软件集成的HDL编辑器)。使用编译工具编译源文件。HDL的编译器有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都有自己的编译器。（可选步骤）功能仿真。对于某些人而言，仿真这一步似乎是可有可无的。但是对于一个可靠的设计而言，任何设计最好都进行仿真，以保证设计的可靠性。另外，对于作为一个独立的设计项目而言，仿真文件的提供足可以证明你设计的完整性。综合。综合的目的是在于将设计的源文件由语言转换为实际的电路。（但是此时还没有在芯片中形成真正的电路。这一步就好像是把人的脑海中的电路画成原理图。--这是我的个人观点，似乎在好多文献中都没有提到“综合”的准确定义。至少，我读过的几本书中就没有。）这一部的最终目的是生成门电路级的网 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf （Netlist）。布局、布线。这一步的目的是生成用于烧写（编程Programming）的编程文件。在这一步，将用到第4步生成的网表并根据CPLD/FPG厂商的器件容量，结构等进行布局、布线。这就好像在设计PCB时的布局布线一样。先将各个设计中的门根据网表的内容和器件的结构放在器件的特定部位。然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。最后，生成一个供编程的文件。这一步同时还会加一些时序信息（Timing）（？）到你的设计项目中去，以便与你做后仿真。后仿真。这一步主要是为了确定你的设计在经过布局布线之后，是不是还满足你的设计要求。如果设计的电路的时延满足要求的话，则就可以烧写器件（编程）啦！　　VHDL在电子设计领域得到了广泛的认可，并逐步取代了原有的非标准的硬件描述语言。VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL与Verilog语言将承担起大部分的数字系统设计任务。　　VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。　　VHDL的英文全写是：VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。　　VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。编辑本段VHDL系统设计的特点　　与其他硬件描述语言相比，VHDL具有以下特点：功能强大、设计灵活　　VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。支持广泛、易于修改　　由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。强大的系统硬件描述能力　　VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。独立于器件的设计、与工艺无关　　设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。很强的移植能力　　VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。易于共享和复用　　VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。编辑本段VHDL系统优势　　（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。　　（2）VHDL丰富的仿真语句和库 函数 excel方差函数excelsd函数已知函数     2 f x m x mx m      2 1 4 2拉格朗日函数pdf函数公式下载 ，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。　　（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。　　（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。　　（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。编辑本段简单的VHDL例子　　---VHDLExample　　libraryieee;　　useieee.std_logic_1164.all;--库声明　　entityTONEis　　port(A,B:instd_logic;--实体定义　　C:outstd_logic);　　endTONE;　　architectureEXofTONEis--结构体定义　　begin　　C<=AORB;　　endEX;　　VHDL不区分大小写