数字逻辑实验

福建农林大学计算机与信息学院 信息 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 类 实验报告 课程名称： 数字逻辑 姓 名： 林志强 系： 计算机科学与技术系 专 业： 计算机科学与技术 年 级： 08 学 号： 081150035 指导教师： 陆立峥 职 称： 讲师     年    月    日 实验项目列表 序号 实验项目名称 成绩 指导教师 1 TTL集成门电路逻辑功能测试   陆立峥 2 组合逻辑电路的 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计   陆立峥 3 译码器和数据选择器   陆立峥 4 组合逻辑电路   陆立峥 5 集成触发器   陆立峥 6 集成计数器   陆立峥 7       8       9       10       11       12       13       14       15       16       17       18       19       20               福建农林大学计算机与信息学院信息工程类实验报告 系： 计算机科学与技术 专业： 计算机科学与技术      年级 六年级体育公开课教案九年级家长会课件PPT下载六年级家长会PPT课件一年级上册汉语拼音练习题六年级上册道德与法治课件 ：  2008      姓名：  林志强    学号：  081150035      实验课程：  数字逻辑        实验室号：___田404____ 实验设备号：  20号       实验时间： 2009.10.21      指导教师签字：                              成绩：                  实验1    TTL集成门电路逻辑功能测试 一、实验目的 1. 了解 TTL 与非门电路的主要参数。 2. 掌握 TTL 与非门电路的主要参数和传输特性的测试方法。 3. 熟悉 TTL 门电路的逻辑功能的测试方法。 二、实验仪器与器件 1. 数字电路实验箱        1个 2. 万用表                1只 3. 示波器                   1台 4. 元器件 TTL 与非门          74LS00         2片 电阻、电容            若干 三、实验原理 TTL 门电路是最简单、最基本的数字集成电路元件，利用其通过适当的组合连接便可以构成任何复杂的组合电路。因此，掌握 TTL 门电路的工作原理，熟练、灵活地使用它们是数字技术工作者必备的基本功之一。 本实验采用四“与非门” 74LS00，其引脚排列如图 1-1 所示，它共有四组独立的“与非”门，每组有两个输入端，一个输出端。各组的构造和逻辑功能相同，现以其中的一组加以说明：TTL 与非门的电路结构如图 1-2 所示，Ａ 和Ｂ为输入端，Ｚ为输出端。与非门的逻辑表达式为 Ｚ=(ＡＢ)’。当Ａ、Ｂ 均为高电平时，Ｚ 为低电平“0”；Ａ、Ｂ 中有一个为低电平或二者均为低电平时，Ｚ为高电平"1"。四与非门 74LS00 的主要参数有： 1）扇出系数ＮO：电路正常工作时能带动的同类门的数目称为扇出系数ＮO 。 2）输出高电平ＶOH ：一般ＶOH ≥2.4V. 3）输出低电平ＶOL ：一般ＶOL≤ 0.4V. 4）高电平输入电流ＩIH ：指当一个输入端接高电平，而其它输入端接地时从电源流过高电平输入端的电流。 5）低电平输入电流ＩIL（或输入短路电流 ＩRD )：指当一个输入端接地，而其它输入端悬空时低电平输入端流向地的电流。 6） 电压传输特性曲线和关门电平ＶOFF： 图 1-3 所表示的Ｖi~ＶO 关系曲线称为电压传输特性曲线。使输出电压刚刚达到低电平时的最低输入电压称为开门电平ＶON 。使输出电压刚刚达到 规定 关于下班后关闭电源的规定党章中关于入党时间的规定公务员考核规定下载规定办法文件下载宁波关于闷顶的规定 高电平时的最高输入电压称为关门电平ＶOFF 。 7）空载导通功耗ＰON ：指输入全部为高电平、输出为低电平且不带负载时的功率损耗。 8）空载截止功耗ＰOFF ：指输入有低电平、输出为高电平且不带负载时的功率损耗。 9）噪声容限：电路能够保持正确的逻辑关系所允许的最大抗干扰电压值，称为噪声电压容限。输入低电平时的噪声容限为ＶOFF - ＶIL ，输入高电平时的噪声容限为ＶIH -ＶON 。通常 TTL 门电路的ＶIH 取其最小值 2.0V，ＶIL 取其最大值 0.8V。 10）平均传输延迟时间  tpd ：它是与非门的输出波形相对于输入波形的时间延迟，是衡量开关电路速度的重要指标。一般情况下，低速组件的  tpd  约为 40~60ns，中速组件的约为 15~40ns，高速组件的为 8~15ns，超高速组件的  tpd  小于 8ns。一个与非门的平均传输延迟时间可以通过下式近似计算：tpd =Ｔ/ 6，Ｔ 为用三个门电路组成振荡器的周期。 四、实验内容及步骤 1. TTL 与非门参数的测试 (1) 输出高电平ＶOH 的测试 TTL 与非门的输出高电平ＶOH 的测试电路如图1-4 所示，把与非门两输入端中的一个或两者全部接地，用万用表测出的输出端电压为ＶOH，在测量中如果电压值 ≥2.4V，记作“1”；若测量值 ≤0.4，记作“0”。测出四组数据，将其填入表 1-1。 表1-1 VOH和VOL的测试结果 与非门 1 2 3 4 VOH（V） 4.42 4.41 4.39 4.36 VOL（V） 0.160 0.168 0.157 0.164           (2) 输出低电平ＶOL 测试 TTL 与非门的输出低电平ＶOL 的电路如图 1-5 所示，输入端全部悬空，测出输入端电压即为ＶOL，将测量的四组数据填入表 1-1。 (3) 低电平输入电流ＩIL 按图 1-6 连接电路，则从电流表上读出的电流就是与非门的低电平输入电流。用万用表分别测出集成块 74LS00 中各与非门不同输入端接地时的电流ＩIL，并将其测量的结果填入表 1-2 中。 表1-2 IIL的测试结果 管脚 1 2 4 5 9 10 12 13 IIL（mA） 0.24 0.24 0.24 0.24 0.24 0.24 0.24 0.24                   (4) 高电平输入电流ＩIH 按图 1-7 连接电路，测量并 记录 混凝土 养护记录下载土方回填监理旁站记录免费下载集备记录下载集备记录下载集备记录下载 与非门的高电平输入电流ＩIH ，ＩIH＝      。 (5) 空载导通功耗ＰON： 如图 1-8 所示，从 +5V 电源输出处用万用表测出电流ＩON 就可以按下式求出空载导通功耗ＰON：ＰON =ＶCC ·ＩON ＶCC＝  5.01V      ；ＩON＝  2.91mA        ；ＰON =  0.0146W      。 (6) 空载截止功耗ＰOFF： 如图 1-9 所示，将芯片所有输入端接地，从 +5V 电源输出处用万用表测出电流ＩOFF，就可以按下式求出空载截止功耗ＰOFF： ＰOFF =ＶCC ·ＩOFF ＶCC＝  5.01V        ；ＩOFF＝  0.95mA      ；ＰOFF =  0.00476W          。 (7) 扇出系数ＮO 如图 1-10 所示，与非门的两输入端均悬空，接通电源，调节ＲW，使电压表的读数等于 0.4V，读出此时电流表的读数ＩOL。可根据下式计算出该与非门的扇出系数ＮO：ＮO =ＩOL /ＩIL，则ＩOL＝  7.32mA        ；NO =  30.5        。 2. 与非门传输特性的测试 测量与非门传输特性的电路如图 1-11 所示，调节Ｒ W 使Ｖi 从 0~4.8V 变化，分别测出对应的输出电压ＶO，并将结果填入表 1-3 中。 表1-3  传输特性的测试结果 Vi（V） 0 0.3 0.6 0.9 1.0 1.1 1.2 1.3 1.4 1.5 1.6 Vo（V） 4.44 4.44 4.43 4.05 2.80 0.18 0.17 0.17 0.17 0.17 0.17 Vi（V） 2.0 2.5 3.0 3.5 4.0 4.4 4.8         Vo（V） 0.17 0.17 0.17 0.17 0.17 0.17 0.17                                 根据上述实验数据，在坐标纸上画出ＶO~Ｖi 的曲线就是被测与非门的传输特性曲线。 4.8 4.0 3.2 2.4 1.6 0.8 3 4 2 1 0 由图得ＶON＝  1.2V      ；使输出下降到规定高电平90% 时所对应的输入电压即关门电平ＶOFF＝  0.9V      ；由此估算输入低电平噪声容限为  0.1V        ；输入高电平噪声容限为  0.8V        。 * 3.测量平均传输延迟时间  tp按照图 1-12 连接电路，用 74LS00 的三个与非门组成环形振荡器，从示波器读出振荡周期Ｔ，然后估算出该与非门的平均传输延迟时间  tpd。 五、实验数据处理与分析 （5）输入全部为高电平、输出为低电平且不带负载时的功率损耗 空载导通功耗ＰON：ＰON =ＶCC ·ＩON= 5.01*0.00291W=0.0146W. (6) 输入有低电平、输出为高电平且不带负载时的功率损耗 空载截止功耗ＰOFF：ＰOFF =ＶCC ·ＩOFF= 5.01*0.00095W=0.00476W. (7) 测出ＩOL =7.32mA,而之前已测出ＩIL  =0.24mA 因此ＮO =ＩOL /ＩIL =7.32/0.24=30.5 2. 通常 TTL 门电路的ＶIH 取其最小值 2.0V，ＶIL 取其最大值 0.8V 所以：输入低电平噪声容限为：ＶOFF -ＶIL =0.9V-0.8V=0.1V 输入高电平噪声容限为：ＶIH -ＶON =2.0V-1.2V=0.8V 六、质疑、建议、问题讨论 1.实验（7）用两个万用表会更快。 2.为什么同样的与非门电路输出低电平并不相同，输出高电平也不完全相同？ 出了做工的原因，是否还有其它原因呢？ 实验2    组合逻辑电路的设计 一、实验目的 1. 掌握组合逻辑电路的设计方法。 2. 学会用基本门电路实现组合逻辑电路。 二、实验仪器与器件 1. 数字电路实验箱        1个 2. 示波器                1台 3. 集成电路 输入四与非门    74LS00         2片 输入四或门        74LS32         1片 反向器            74LS04        1片 万用表        1只 三、实验原理 组合逻辑电路的设计流程如图 2-1 所示。先根据实际的逻辑问题进行逻辑抽象，定义逻辑状态的含义，再按照要求给出事件的因果关系列出真值表。然后用代数法或卡诺图化简，求出最简的逻辑表达式。并按照给定的逻辑门电路实现简化后的逻辑表达式，画出逻辑电路图。最后验证逻辑功能。 四、实验内容及步骤 1、设计一个半加器，其输入为Ａ、Ｂ 为两个加数，输出为半加和Ｓ 及进位Ｃ。 根据要求用小规模集成器件与非门设计出最简的逻辑电路。并用 TTL 与非门组成上面的逻辑电路。输入接逻辑开关，输出接逻辑电平显示端口，验证其逻辑功能。 要求：在下面空白区域写出半加器的真值表、逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变换，画出逻辑电路图，并记录实验数据。 A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1         B A 0 1 0 0 1 1 1 0       S=A’·B+A·B’=((A+B’)·(A’+B))’ C=A·B=((A·B)’)’ 2、设计一个密码锁，锁上有三个按键Ａ、Ｂ、Ｃ，当两个或两个以上的按键同时按下时，锁能被打开。用逻辑电平显示灯亮来替代锁，当符合上述条件时，将使逻辑电平显示灯亮，否则灯灭。 根据要求设计出最简的逻辑电路。并用TTL 与非门电路组成上面的逻辑电路。输入接逻辑开关，输出接逻辑电平显示端口，验证其逻辑功能。 要求：在下面空白区域写出密码锁的真值表、逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变换，画出逻辑电路图，并记录实验数据。 A B C S 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1         BC A 00 01 11 10 0 0 0 1 0 1 0 1 1 1           S=B·C+A·B+A·C =((B·C)’·(A·B)’)’+A·C =((B·C)’·(A·B)’(A·C)’)’ =((((B·C)’·(A·B)’)’)’·(A·C)’)’ 3、设Ｓ0 和Ｓ1 是数据选择器的控制端，Ｄ0、Ｄ1、Ｄ2 是数据输入端，Ｆ为输出端，试设计一个具有表 2-1 功能的数据选择器。并用给出的门电路实现该逻辑电路。 (1) 数据输入端Ｄ0、Ｄ1 、Ｄ2 和控制端Ｓ0、Ｓ1 分别接逻辑开关，输出接逻辑电平显示端口。改变控制端和数据端的逻辑电平，记录Ｆ的逻辑状态。验证其是否满足表 2-1 的逻辑功能。 (2) Ｄ2 接一个1kHz的脉冲信号，Ｄ0、Ｄ1 为低电平，改变控制端的逻辑电平，用示波器观察并记录 Ｆ 端的波形。 要求：在下面空白区域写出数据选择器的逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变换，画出逻辑电路图，并记录实验数据。 F=S1’·S0’·D0+S1’·S0·D1+S1·S0’·D2 =( ((S1+S0)’·D0)’·((S1+S0’)’·D1)’)’+(((S1’+S0)’·D2)’ ·((S1’+S0)’·D2)’)’ 五、实验数据处理与分析、并总结组合逻辑电路的设计方法。 答： 实验数据处理 实验一  S=A’·B+A·B’=((A+B’)·(A’+B))’ C=A·B=((A·B)’)’ 实验二  S=B·C+A·B+A·C =((B·C)’·(A·B)’)’+A·C =((B·C)’·(A·B)’(A·C)’)’ =((((B·C)’·(A·B)’)’)’·(A·C)’)’ 实验三  F=S1’·S0’·D0+S1’·S0·D1+S1·S0’·D2 =( ((S1+S0)’·D0)’·((S1+S0’)’·D1)’)’+(((S1’+S0)’·D2)’ ·((S1’+S0)’·D2)’)’ 逻辑电路设计方法：依据题目所给的电路元件和逻辑表达式画出电路图，在电路图上画出芯片相应的管脚，方便逻辑电路的连接。连接完电路后，再输入信号验证电路设计的可行性。 六、质疑、建议、问题讨论 答：质疑  为什么相同电路的连接，接不同的脉冲信号产生波形不同？S1,S0都为0时，数据输出端输出的是低电平？ 问题讨论  在不影响实验结果的条件下，如何设计出更简单的电路图？ 实验3    译码器和数据选择器 一、实验目的和要求 1、掌握3-8线译码器逻辑功能和使用方法。 2、掌握数据选择器的逻辑功能和使用方法。 二、主要仪器设备（实验用的软硬件环境） 1、仪器 数字万用表、双踪示波器。 2、器件 74LS138    3-8线译码器        2片 74LS151    8选1数据选择器    1片 74LS20    四输入端二与非门    1片 三、实验原理 译码的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。译码器在数字系统中有广泛的应用，不仅用于代码的转换，终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。下图表示二进制译码器的一般原理图： 图3-1  二进制译码器的一般原理图 它具有n个输入端，2n个输出端和一个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为非有效电平。每一个输出所代表的函数对应于n个输入变量的最小项。二进制译码器实际上也是负脉冲输出的脉冲分配器，若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器（又称为多路数据分配器）。 1、3-8线译码器74LS138 它有三个地址输入端A、B、C，它们共有8种状态的组合，即可译出8个输出信号Y0-Y7。另外它还有三个使能输入端G1、G2A、G2B。它的功能表见表2-1，引脚排列见图2-2。 表3-1  74LS138的功能表 输入 输出 G1 G2A G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0                             注：‘1’表示逻辑高电平；‘0’表示逻辑低电平；‘ ’表示逻辑高电平或低电平 图3-2　74LS138的引脚排列图 2、数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。 3、数据选择器74LS151 74LS151是典型的集成电路数据选择器，它有3个地址输入端CBA，可选择D0~D7，这8个数据源，具有两个互补输出端，同相输出端Y和反相输出端W。其引脚图如下图3-3所示，功能表如下表3-2所示，功能表中‘1’表示逻辑高电平；‘L’表示逻辑低电平；‘ ’表示逻辑高电平或低电平： 图3-3 74LS151的引脚图表图            表3-2 74LS151的功能表 四、实验内容及实验数据记录 1、74LS138译码器逻辑功能测试 在数字逻辑电路实验箱IC插座模块中找一个16PIN的插座插上芯片74LS138并在16PIN插座的第8脚接上实验箱的地（GND），第16脚接上电源（Vcc）。将74LS138的控制输入端和输入端接逻辑电平输出，将输出端Y0 ~ Y7分别接到逻辑电平显示的8个发光二极管上，逐次拨动对应的开关，根据发光二极管显示的变化，测试74LS138的逻辑功能。 解：设计原理： 电路图： 2、74LS151译码器逻辑功能测试 测试方法与74LS138类同，只是输入与输出引脚的个数不同，功能引脚不同。 解：设计原理： 电路图： 3、用74LS138设计一个4线－16线的译码器。 要求：在下面空白区域写出设计原理、，画出逻辑电路图，并记录实验数据。 五、实验数据处理与分析 实验一： 实验二： 六、质疑、建议、问题讨论，并总结中规模集成器件的组合逻辑电路设计方法 建议：本次试验只是上机仿真，并未用到实验芯片，建议用实际芯片做实验。 讨论：实验工作原理能否用更简洁的方法？ 实验5    集成触发器及其应用 一、实验目的 1. 掌握基本 RS、D 和 JK 触发器的逻辑功能及测试方法。 2. 熟悉 D 和 JK 触发器的触发方法。 3. 了解触发器之间的相互转换。 二、实验仪器与器件 1. 数字电路实验箱                1个 2. 集成电路 与非门              74LS00        1片；  双JK触发器        74LS73        1片； 双D触发器        74LS74        1片。 三、实验原理 触发器是基本的逻辑单元，它具有两个稳定状态，在一定的外加信号作用下可以由一种稳定状态转变为另一稳定态；无外加信号作用时，将维持原状态不变。因为触发器是一种具有记忆功能的二进制存贮单元，所以是构成各种时序电路的基本逻辑单元。 1. 基本 RS 触发器 由两个与非门构成一个 RS 触发器如图 5-1(a) 所示。其逻辑功能如下： (1) 当 = =1 时，触发器保持原先的 1 或 0 状态不变。 (2) 当 = 1， = 0 时，触发器被复位到“0”状态。 (3) 当 = 0， = 1 时，触发器被置位于“1”状态。 (4) 当 = = 0，尔后若 和 同时再由“0”变成“1”，则 Q 的状态有可能为 1，也可能为 0，完全由各种偶然因素决定其最终状态，所以说此时触发器状态不确定。基本 RS 触发器的特性方程如下： 图 5-1(b) 是一个由基本 RS 触发器构成的防抖动开关，可以用它构成单脉冲发生器。 2. D 触发器 D 触发器是由 RS 触发器演变而成的。逻辑符号如图 5-2 所示，其功能表见表  5-1，由功能表可得 Q n+1=D  (5-2)                                                    常见的 D 触发器的型号很多，TTL 型的有 74LS74 (双D )、74LS175 (四 D )、74LS174 (六 D )、74LS374 (八 D ) 等。CMOS 型的有 CD4013 (双 D )、CD4042 (四 D ) 等。本实验中采用维持-阻塞式双 D 触发器 74LS74，图 5-3 所示分别为其引线排列图，RD 和 SD 是异步置“0”端和异步置“1”端，D 为数据输入端，Q 为输出端，CP 为时钟脉冲输入端。 3. JK 触发器 JK 触发器逻辑功能较多，可用它构成寄存器、计数器等。图 5-4 所示是 JK 触发器的逻辑符号。常见的 TTL 型双 JK 触发器有 74LS76、74LS73（负沿触发）、74LS112、 74LS109 等。CMOS 型的有 CD4027 等。图 5-5 为双 JK 触发器 74LS73 的引脚排列图。其中 J、K 是控制输入端，Q 为输出端，CP 为时钟脉冲端。RD 和 SD 分别是异步置“0”端和异步置“1”端。 当 RD=1，SD=0 时，无论 J、K 及 CP 为何值，输出 Q 均为“1”；当 RD=0，当SD=1时，此时不论 J、K 及 CP 之值如何，Q 的状态均为“0”， 所以 RD，SD 用来将触发器预置到特定的起始状态 ( “0” 或 “1” )。预置完成后 RD，SD 应保持在高电平 (即“1”电平)，使 JK 触发器处于工作方式。 当 RD=SD=1 时，触发器的工作状态如下：