第8讲-外部特性及总线技术

第2讲第2讲微处理器外部特性教学重点 最小组态下的基本引脚和总线形成 最小组态下的总线时序 计划 项目进度计划表范例计划下载计划下载计划下载课程教学计划下载 学时数：4/462.18086(8)的引脚信号和总线形成 外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：⑴引脚的功能⑵信号的流向⑶有效电平⑷三态能力指引脚信号的定义、作用；通常采用英文单词或其缩写表示信号从芯片向外输出，还是从外部输入芯片，或者是双向的起作用的逻辑电平高、低电平有效上升、下降边沿有效输出正常的低电平、高电平外，还可以输出高阻的第三态2.1.18086的两种组态模式 两种组态构成两种不同规模的应用系统 最小组态模式 构成小规模的应用系统 8086本身提供所有的系统总线信号 最大组态模式 构成较大规模的应用系统，例如可以接入数值协处理器8087 8086和总线控制器8288共同形成系统总线信号2.1.18086的两种组态模式（续） 两种组态利用MN/MX*引脚区别 MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式 两种组态下的内部操作并没有区别 IBMPC/XT采用最大组态 我们以最小组态展开基本原理 最小组态 用于单个微处理器组成的系统，由8086产生系统所需的全部控制信号。 最大组态 用于多处理器系统中，8086不直接提供控制信号.控制信号主要由总线控制器8288形成1、8086的两种组态1.数据和地址引脚 AD7～AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在第1个时钟周期输出存储器或I/O端口的低8位地址A7～A0 其他时间用于传送8位数据D7～D01.数据和地址引脚（续1） A15～A8（Address） 中间8位地址引脚，输出、三态 在访问存储器或外设时，提供20位地址中中间8位的地址A15～A81.数据和地址引脚（续2） A19/S6～A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第1个时钟周期输出高4位地址A19～A16 在访问外设的第1个时钟周期全部输出低电平（访问外设时不使用） 其他时间输出状态信号S6～S32.读写控制引脚 ALE（AddressLatchEnable） 地址锁存允许，输出、三态、高电平有效 ALE引脚高有效时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE信号将地址信息锁存起来2.读写控制引脚（续1） IO/-M（InputandOutput/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址 该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址2.读写控制引脚（续2） -WR（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端口 -RD（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据2.读写控制引脚（续3） IO/-M、-WR和-RD是最基本的控制信号 3者组合后，可产生4种基本的总线操作（周期） 总线周期 IO/-M -WR -RD 存储器读 低 高 低 存储器写 低 低 高 I/O读 高 高 低 I/O写 高 低 高2.读写控制引脚（续4） READY 存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8088CPU会在第3个时钟周期的前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。2.读写控制引脚（续5） -DEN（DataEnable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/-R（DataTransmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收）2.读写控制引脚（续6） -SS0（SystemStatus0） 最小组态模式下的状态输出信号 它与IO/-M和DT/-R一道，通过编码指示CPU在最小组态下的8种工作状态：1.取指（000） 5.中断响应（100）2.存储器读（001） 6.I/O读（101）3.存储器写（010） 7.I/O写（110）4.过渡状态（011） 8.暂停（111）与最大组态对比3.中断请求和响应引脚 INTR（InterruptRequest） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽3.中断请求和响应引脚（续1） -INTA（InterruptAcknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期 中断响应周期是连续的两个，每个都发出有效响应信号，以便 通知 关于发布提成方案的通知关于xx通知关于成立公司筹建组的通知关于红头文件的使用公开通知关于计发全勤奖的通知 外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线3.中断请求和响应引脚（续2） NMI（Non-MaskableInterrupt） 不可屏蔽中断请求，输入、上升沿有效 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR，并且不能在CPU内被屏蔽 当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务4.总线请求和响应引脚 HOLD 总线保持（即总线请求），输入、高电平有效 有效时，表示总线请求设备向CPU申请占有总线 该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权4.总线请求和响应引脚（续1） HLDA（HOLDAcknowledge） 总线保持响应（即总线响应），输出、高电平有效 有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线 待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权5.其它引脚 RESET 复位请求，输入、高电平有效 该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作 8088复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H5.其它引脚（续1） CLK（Clock） 时钟输入 系统通过该引脚给CPU提供内部定时信号。8088的 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 工作时钟为5MHz IBMPC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns5.其它引脚（续2） Vcc电源，向CPU提供＋5V电源 GND地，向CPU提供参考地电平 MN/-MX（Minimum/Maximum） 组态选择，输入 接高电平时，8088引脚工作在最小组态；反之，8088工作在最大组态5.其它引脚（续3） -TEST 测试，输入、低电平有效 该引脚与WAIT指令配合使用 当CPU执行WAIT指令时，它将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行 也就是说，WAIT指令使CPU产生等待，直到引脚有效为止 在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步“引脚”小结CPU引脚是系统总线的基本信号可以分成三类信号： 16位数据线：D0～D15 20位地址线：A0～A19 控制线： ALE、IO/M*、WR*、RD*、READY INTR、INTA*、NMI，HOLD、HLDA RESET、CLK、Vcc、GND有问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 ！“引脚”提问 提问之一：CPU引脚是如何与外部连接的呢？ 解答：总线形成 提问之二：CPU引脚是如何相互配合，实现总线操作、控制系统工作的呢？ 解答：总线时序2.1.3最小组态的总线形成（1）20位地址总线——采用3个三态透明锁存器8282进行锁存和驱动（2）8位数据总线——采用数据收发器8286进行驱动（3）系统控制信号——由8088引脚直接提供（2）8位数据总线的形成 采用数据收发器8286进行双向驱动 Intel8286是8位三态双向缓冲器，类似功能的器件还有Intel8287、通用数字集成电路245等 另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路244就是一个常用的双4位三态单向缓冲器（3）系统控制信号的形成 由8088引脚直接提供 因为基本的控制信号8088引脚中都含有 例如：IO/M*、WR*、RD*等 其它信号的情况看详图其它2.1.4最大组态的引脚定义 8088的数据/地址等引脚在最大组态与最小组态时相同 有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器8288译码产生系统控制信号： S2*、S1*、S0*——3个状态信号 LOCK*——总线封锁信号 QS1、QS0——指令队列状态信号 RQ*/GT0*、RQ*/GT1*——2个总线请求/同意信号2.1.5最大组态的总线形成⑴系统地址总线采用三态透明锁存器74LS373和三态单向缓冲器74LS244⑵系统数据总线通过三态双向缓冲器74LS245形成和驱动⑶系统控制总线主要由总线控制器8288形成MEMR*、MEMW*、IOR*、IOW*、INTA*2.28088的总线时序 时序（Timing）是指信号高低电平（有效或无效）变化及相互间的时间顺序关系。 总线时序描述CPU引脚如何实现总线操作 CPU时序决定系统各部件间的同步和定时什么是总线操作？2.28088的总线时序（续1） 总线操作是指CPU通过总线对外的各种操作 8088的总线操作主要有： 存储器读、I/O读操作 存储器写、I/O写操作 中断响应操作 总线请求及响应操作 CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti什么是总线周期？2.28088的总线时序（续2） 总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程 指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程 8088的基本总线周期需要4个时钟周期 4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数 当需要延长总线周期时需要插入等待状态Tw何时有总线周期？演示2.28088的总线时序（续3） 任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码 任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期 只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期 CPU响应可屏蔽中断时生成中断响应总线周期如何实现同步？2.28088的总线时序（续4） 总线操作中如何实现时序同步是关键 CPU总线周期采用同步时序： 各部件都以系统时钟信号为基准 当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器） CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作2.2.1最小组态的总线时序本节展开微处理器最基本的4种总线周期存储器读总线周期存储器写总线周期I/O读总线周期I/O写总线周期存储器写总线周期T1状态——输出20位存储器地址A19～A0IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址T2状态——输出控制信号WR*和数据D7～D0T3和Tw状态——检测数据传送是否能够完成T4状态——完成数据传送I/O写总线周期T1状态——输出16位I/O地址A15～A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态——输出控制信号WR*和数据D7～D0T3和Tw状态——检测数据传送是否能够完成T4状态——完成数据传送插入等待状态Tw 同步时序通过插入等待状态，来使速度差别较大的两部分保持同步 在读写总线周期中，判断是否插入Tw1.在T3的前沿检测READY引脚是否有效2.如果READY无效，在T3和T4之间插入一个等效于T3的Tw，转13.如果READY有效，执行完该T状态，进入T4状态演示2.5微机系统总线 微机系统采用总线结构。系统中主要部件通过系统总线相互连接、实现数据传输，并使微机系统具有组态灵活、易于扩展等诸多优点 广泛应用的总线都实现了标准化，便于互连各个部件时遵循共同的总线 规范 编程规范下载gsp规范下载钢格栅规范下载警徽规范下载建设厅规范下载 。接口的任一方只需要根据总线标准的要求来实现和完成接口的功能，而不必了解对方的接口方式。 总线接口也是一种通用的接口技术2.5.1微机总线概述 总线连接方法广泛用于微机系统的各个连接层次上 大规模集成电路芯片内部（如微处理器的内部总线） 主机板中微处理器、存储器及I/O接口电路之间，主机模板与各种接口模板之间 微机系统之间以及微机系统与外部设备之间芯片总线（ChipBus） 一个大规模集成电路芯片内部，或一个较小系统中各种不同器件连接在一起的总线；用于芯片级互连 芯片总线也称为局部总线（LocalBus） 微处理器的引脚信号就是芯片总线 微处理器内部的控制器、运算器、寄存器之间，还有系统主机板上CPU、存储器、接口电路等之间通常就是利用芯片级总线互连的图示内总线（InternalBus） 微机系统中模板与模板间连接的总线，是微机系统所特有的总线；用于模板级互连 内总线也被称为板级总线或系统总线（SystemBus） 多数已实现标准化，例如STD总线、ISA总线等。 微机主板的各种扩展插槽多属于内总线图示外总线（ExternalBus） 微机系统之间或微机系统与其外设通信的总线，用于设备级互连 外总线过去又称为通信总线，主要指串行通信总线，例如RS-232 现在，外总线的意义常延伸为外设总线，主要用于连接各种外设 外总线种类较多，常与特定设备有关，例如Centronics并行打印机总线、IEEE488智能仪器仪表并行总线（又称为GPIB总线）图示常见系统总线 在微机发展和应用中出现了许多种内、外总线标准 第一个标准化的微机总线S-100总线 面向工业控制领域的STD总线 32位PC机上的ISA系统总线、EISA总线、VESA总线、PCI总线、USB总线等图示2.5.2IBMPC总线 IBMPC总线是IBMPC/XT机上使用的8位系统总线 有62条信号线，用双列插槽连接，分A面（元件面）和B面（焊接面） 实际上是8088CPU核心电路总线的扩充和重新驱动 与最大组态下的8088总线相似1.信号功能 D0～D7——8位双向数据线 A0～A19——20位输出地址线 ALE——地址锁存允许，每个CPU总线周期的T1状态高电平有效 MEMR*——存储器读，输出、低有效 MEMW*——存储器写，输出、低有效 IOR*——I/O读，输出、低有效 IOW*——I/O写，输出、低有效 I/OCHRDY——I/O通道准备好，输入、高有效1.信号功能（续1） IRQ2～IRQ7——中断请求信号，输入、高有效 AEN——地址允许信号，输出、高有效，用于指示DMA总线周期 DRQ1～DRQ3——DMA请求信号，输入、高有效 DACK0*～DACK3*——DMA响应信号，输出、低有效 T/C——计数结束信号，输出、正脉冲有效1.信号功能（续2） RESET——复位信号，输出、高有效 IOCHCK*——I/O通道校验，输入、低有效 OSC——晶振频率脉冲，输出14.31818MHz的主振频率信号 CLK——系统时钟，输出4.77MHz的系统时钟信号 ＋5V、－5V、＋12V、－12V、GND——电源和地线第2讲教学要求1.了解8088的两种组态形式；2.掌握最小组态下的引脚定义、总线形成和总线时序；3.了解最大组态下的引脚定义、总线形成和总线时序；第2讲教学要求（续）4.理解总线及其层次结构5.掌握IBMPC总线的引脚及其总线周期。什么是分时复用？ 分时复用就是一个引脚在不同的时刻具有两个甚至多个作用 最常见的总线复用是数据和地址引脚复用 总线复用的目的是为了减少对外引脚个数 8088/8086CPU的数据地址线采用了总线复用方法最小组态总线形成S2*、S1*、S0*的编码意义对比总线周期基本总线周期由4个T状态组成：T1、T2、T3、T4等待时钟周期Tw，在总线周期的T3和T4之间插入空闲时钟周期Ti，在两个总线周期之间插入动态各种周期的动态演示等待状态动态等待状态Tw的插入微机总线层次结构－芯片总线微机总线层次结构－内总线微机总线层次结构－外总线PC机上的总线PCI总线ISA总线USB总线课间休息