电子电路设计与分析

电子电路分析与设计 （EDA 软件应用二） MAX+plusII 应用 华侨大学信息科学与工程学院 EDA技术中心 2005 年 11 月 21 日 目 录 第一章 GW48 EDA系统使用说明 第一节 GW48 教学实验系统原理与使用介绍 第二节 实验电路结构图 第三节 GW48CK/GK EDA 系统和 GWDVP-B 应用板 第二章 原理图输入设计方法 第一节 1 位全加器设计向导 第二节 设计有时钟使能的两位十进制计数器 第三章 VHDL设计初步 第一节 2 选 1 多路选择器的 VHDL 描述 第二节 寄存器描述及其 VHDL 语言现象 第三节 VHDL 文本输入设计方法初步 第四章 实验 【实验 1】 1位全加器原理图输入设计 【实验 2】 1位全加器 VHDL文本输入设计 【实验 3】 有时钟使能的两位十进制计数器原理图输入设计 【实验 4】 两位十进制频率计原理图输入设计 【实验 5】 8位串入并出寄存器原理图输入设计 【实验 6】 2选 1多路选择器 VHDL设计 【实验 7】 8位硬件加法器 VHDL设计 【实验 8】 含异步清 0和同步时钟使能的 4位加法计数器 【实验 9】 7段数码显示译码器设计 【实验 10】 数控分频器的设计 【实验 11】 4位十进制频率计设计 【实验 12】 用状态机实现序列检测器的设计 【实验 13】 用状态机对 ADC0809的采样控制电路实现 【实验 14】 含有 FIFO存储器的 A/D采样控制电路设计 【实验 15】 硬件电子琴电路设计 【实验 16】 硬件的乐曲自动演奏电路设计 【实验 17】 波形发生与扫频信号发生器电路设计 【实验 18】 原理图输入设计含 LPM 的电路 【实验 19】 移位相加 8 位硬件乘法器电路设计 【实验 20】 FPGA、单片机及 PC机接口控制电路设计 2 第一章 GW48 EDA系统使用说明 第一节 GW48 教学实验系统原理与使用介绍 一、GW48 系统使用注意事项 a：闲置不用 GW48 EDA系统时，关闭电源，拔下电源插头！！！ b：EDA软件安装方法可参见光盘中相应目录中的中文 README.TXT；详细使用方法可参阅本书 或《EDA 技术实用教程》、或《VHDL 实用教程》中的相关章节。 c：在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。 d：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它 接口都可带电插拔（当适配板上的 10芯座处于左上角时，为正确位置）。 e：系统板上的空插座是为单片机 AT89C2051 准备的，除非进行单片机与 FPGA/CPLD 的接口实验和 开发，平时在此座上不允许插有任何器件，以免与系统上的其它电路发生冲突。单片机与系统的连接 情况可参阅以下的附图 2-13。该单片机和相应的编程器需自备或另购。 f：对工作电源为 5V 的 CPLD（如 1032E/1048C、95108 或 7128S 等）下载时。最好将系统的电路“模 式”切换到“ b”，以便使工作电压尽可能接近 5V。 g:GW48 详细使用方法可参见教学软件：EDA-VHDL 多媒体 CAI. ppt 关于艾滋病ppt课件精益管理ppt下载地图下载ppt可编辑假如ppt教学课件下载triz基础知识ppt 二、GW48系统主板结构与使用方法 附图 1-1A 和 1-1C 为 GW48 型 EDA 实 验开发系统的主板结构图，该系统的实验 电路结构是可控的。即可通过控制接口键 SW9，使之改变连接方式以适应不同的实 验需要。因而，从物理结构上看，实验板 的电路结构是固定的，但其内部的信息流 在主控器的控制下，电路结构将发生变 化。这种“多任务重配置”设计 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 的目 的有 3 个：1.适应更多的实验与开发项 目；2. 适应更多的 PLD 公司的器件；3. 适 应更多的不同封装的 FPGA 和 CPLD 器件。 系统板面主要部件及其使用方法说明如 下（请参看相应的实验板板面和附图 1-1A/C）。 附图 1-1B、GW48 系统目标板插座引脚信号图 以下是对 GW48 系统主板功能 块的注释，但请注意，有的功能块 仅 GW48-GK 系统存在： （1） SW9 ：按动该键能使实 验板产生 12 种不同的实验电路结 构。这些结构如第二节的 13 张实 验电路结构图所示。例如选择了 “NO.3”图，须按动系统板上的 SW9 键，直至数码管 SWG9 显示“3”， 于是系统即进入了 NO.3 图所示的 实验电路结构。 （2） B2 ：这是一块插于主系统 板上的目标芯片适配座。对于不同的目标芯片可配不同的适配座。可用的目标芯片包括目前 附表 1-1 在线编程坐各引脚与不同 PLD 公司器件编程下载接口说明 PLD 公司 LATTICE ALTERA/ATMEL XILINX VANTIS 编程座 引脚 IspLSI CPLD FPGA CPLD FPGA CPLD TCK (1) SCLK TCK DCLK TCK CCLK TCK TDO (3) MODE TDO CONF_DONE TDO DONE TMS TMS (5) ISPEN TMS nCONFIG TMS /PROGRAM ENABLE nSTA (7) SDO nSTATUS TDO TDI (9) SDI TDI DATA0 TDI DIN TDI SEL0 GND VCC* VCC* GND GND VCC* SEL1 GND VCC* VCC* VCC* VCC* GND 注：VCC 旁的 * 号对混合电压 FPGA/CPLD，应该是 VCCIO 3 实验电路结构变换选择键 键 模式选择 SW9 SWG9 主 板 在线下载通讯接口 发光管 CON22 目标板插座2 CON1目标板插座11 模 拟 接 口 电 路 J1 J7 S 1 J3 A E U 1 E U 3数 模 转 换 接 口 电 路 E U 2 J3 B B 2 J2 J8J6 J5 J4 在 线 下 载 接 口 2 在 线 下 载 接 口 1 74 H C 37 3 74 H C 24 5 G A L1 6V 8/ 4 G A L1 6V 8/ 3 C P LD /F P G A 散热器 K 1 D/A工作电源座 -12V GND +12V 测 频 输 入 频 率 计 VGA 视频接口 RS-232 串行接口 48MZH晶振 高频时钟源 +5V GND电源输出 扬 声 器 连 接 电源开关 C38 IN 0 IN 1 A O U T D /A 信 号 输 出 A IN 1 A IN 0 接 口 电 路 切 换 座 时 钟 频 率 选 择 JP 1A JP 1B JP 1C 中频组 高频组低频组 B 8B 4 R S -2 32 接 口 电 路 B 3 电 路 视 频 接 口VG A 时 钟 发 生 电 路 目 标 芯 片 ED A实 验 开 发 键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1 单 片 机 接 口 电 路 模 式 指 示 Clock0 适 配 座 目 标 芯 片 S W 10 JP 2 V R 1 D 9 D 10 D 11 D 12 D 13 D 14 D 15 D 16 D 8 D 7 D 6 D 5 D 4 D 3 D 1 D 2 A /D 信 号 输 入 A /D 信 号 输 入 键 系 统 复 位 P S/ 2接 口 电 源 输 入 扬 声 器 模 数 转 换 接 口 电 路 数 码 8 数 码 7 数 码 6 数 码 5 数 码 4 数 码 3 数 码 2 数 码 1 附图 1-1A GW48-CK实验开发系统的板面结构图 4 SO C 目 标 芯 片 DAC IC 11 IC12 R O M IC 13 输入时钟选择 50MHz RS232串行接口 高 电 平 低 电 平 高 阻 态 中 电 平 智能逻辑笔 K 2 模拟信号发生电路 配 置 键 GW48-SOC+适配座 并 行 通 信 接 口 C Y C LO N E S TR A TI X A P E X 2 0K E A LT E R A F P G A 自 动 校 正 键 FL A S H R O M 转 换 频 率 超 高 速 D A C 超 高 速 A D C IC 6 12MHz 4.19MHz 大 于 12 0M H z 大 于 12 0M H z -3 dB B W 运 放 超 高 速 直 接 配 置 接 口 在 线 下 载 口 配 置 电 路 FP G A 采 样 频 率 >= 20 M H z is pP A C 80 精 密 滤 波 器 is p可 编 程 信号接口 信号接口 信号接口 IC1 CON1目标板插座1 目标板插座2 CON2 IC 15 IC 17 IC 19 IC 4 24 C 01 A IC 5 显 示 驱 动 液 晶 显 示 屏 TO MCUTO FPGA 模 拟 输 出 键 10 键 9 键 8 键 1 键 11 键 12 复 位 P S /2 P S /2 K 1 VS2 FUSE IC20 IC19 IC18 IC16 IC10 ADC 模 式 选 择 键 8 A O U T G N D 滤波电路 下载接口 显 示 模 式 VGA接口 电 位 器 O N 拨 码 开 关 模 拟 输 入 2 模 拟 输 入 1 K 4 A IN 1 A IN 0 D 8 D 7 D 6 D 5 D 4 D 3 D 2 D 1 IC 9 IC 8 IC 7 IC 2 S P E A K E R P R G -P W 单 片 机 U S B 12 8 X 6 4 LC D D 9 D 10 D 11 D 12 D 13 D 14 D 15 D 16 键 6 键 5 键 4 键 3 键 2 键 7 附图 1-1B GW48-PK实验开发系统的板面结构图 世界上最大的六家 FPGA/CPLD 厂商几乎所有 CPLD、FPGA 和所有 ispPAC 等模拟 EDA 器件 。第三节的 5 表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。 （3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进 行应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有 必要将连有目标芯片的适配座拔下插在自己的应用系统上（如 GWDVP板）进行调试测试。为了避免 由于需要更新设计程序和编程下载而反复插拔目标芯片适配座，GW48系统设置了一对在线编程下载 接口座：J3A和 J3B。此接口插座可适用于不同的 FPGA/CPLD（注意，1、此接口仅适用于 5V工作 电源的 FPGA和 CPLD；2、5V工作电源必须由被下载系统提供）的配置和编程下载。 对于低压 FPGA/CPLD，（如 EP1K30/50/100、EPF10K30E等，都是 2.5V器件），下载接口座必须是另一座： ByteBlasterMV。 (4)混合工作电压使用：对于低压 FPGA/CPLD 目标器件，在 GW48 系统上的设计方法与使用方 法完全与 5V器件一致，只是要对主板的跳线作一选择（见 GW48系统主板）： JV2：跳线 JV2对 FPGA/CPLD芯核电压 2.5V或 1.8V作选择； SEL18：此跳线仅 GW48-GK系统设有。跳线 SEL18选择“AH18”（对于普通 GW48-GK系统）； 选择“BH18”（对于 ASIC实验系统 GW48-GK/IC）。 JVCC：跳线 JVCC 对芯片 I/O 电压 3.3V(VCCIO)或 5V（VCC）作选择，对 5V 器件，必须选 “5.0V”。例如，若系统上插的目标器件是 EP1K30/50/100 或 EPF10K30E/50E 等，要求将主板 上的跳线座“JVCC”短路帽插向“3.3V”一端；将跳线座“JV2”短路帽插向“+2.5V”一端（如 果是 5V器件，跳线应插向“5.0V”）。 （5）并行下载口 ：此接口通过下载线与微机的打印机口相连。来自 PC 机的下载控制信号和 CPLD/FPGA 的目标码将通过此口，完成对目标芯片的编程下载。编程电路模块能自动识别不同的 CPLD/FPGA 芯片，并作出相应的下载适配操作。 （6）键 1~键 8 ：为实验信号控制键，此 8 个键受“多任务重配置”电路控制，它在每一张电路 图中的功能及其与主系统的连接方式随 SW9 的模式选择而变，使用中需参照第二节中的电路图。 （7）键 9~键 12 ：实验信号控制键，此 4 个键不受“多任务重配置”电路控制，使用方法参考“实 验电路结构 NO.5”。 （8） 数码管 1~8/发光管 D1~D16 ：也受“多任务重配置”电路控制，它们的连线形式也需参照 第二节的电路图。 （9） 数码管 9~14/发光管 D17~D22 ：不受“多任务重配置”电路控制，它们的连线形式和使 用方法参考“实验电路结构 NO.5”。 （10）“时钟频率选择”P1A/JP1B/JP1C ：为时钟频率选择模块。通过短路帽的不同接插方式，使 目标芯片获得不同的时钟频率信号。对于“CLOCK0”JP1C，同时只能插一个短路帽，以便选择输向 “CLOCK0”的一种频率： 信号频率范围： 1Hz – 50MHz（对 GW48-CK 系统） 信号频率范围：0.5Hz – 100MHz（对 GW48-GK 系统）, 由于 CLOCK0 可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的 信号输入端。JP1B 分三个频率源组，即如系统板所示的“高频组”、“中频组”和“低频组”。它们分 别对应三组时钟输入端。例如，将三个短路帽分别插于 JP1B 座的 2Hz、1024Hz 和 12MHz；而另三个短 路帽分别插于 JP1A 座的 CLOCK4、CLOCK7 和 CLOCK8，这时，输向目标芯片的三个引脚：CLOCK4、CLOCK7 和 CLOCK8 分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分 别只能插一个短路帽。也就是说，通过 JP1A/B 的组合频率选择，最多只能提供三个时钟频率。 （11）扬声器 S1：目标芯片的声讯输出，与目标芯片的“SPEAKER”端相接，即 PIO50。通过此口 可以进行奏乐或了解信号的频率。 （12） PS/2 接口：通过此接口，可以将 PC 机的键盘和/或鼠标与 GW48 系统的目标芯片相连，从 而完成 PS/2 通信与控制方面的接口实验。 （13）VGA 视频接口：通过它可完成目标芯片对 VGA 显示器的控制。 (14) 单片机接口器件：它与目标板的连接方式也已标于主系统板上：连接方式可参见第 2 节的 “实验电路结构 NO.5”。注意：平时不能插单片机，以防冲突。 6 （15） RS-232 串行通讯接口：此接口电路是为单片机与 PC 机通讯准备的，由此可以使 PC 机、单 片机、FPGA/CPLD 三者实现双向通信。当目标板上 FPGA/CPLD 器件需要直接与 PC 机进行串行通讯时， 可参见实验电路结构图 NO.5，将标有“JMCU”处的两个插座的短路帽同时向下插，以使单片机的 P3.0 和 P3.1 分别与目标芯片的 PIO31 和 PIO30 相接。即使 RS232 的通信接口直接与目标器件 FPGA 的 PIO30/PIO31 相接。 而当需要使 PC 机的 RS232 串行接口与单片机的 P3.0 和 P3.1 口相接时，则应将标有“JMCU”处 的两个插座的短路帽同时向上插（平时不用时也应保持这个位置）。 （16） AOUT/JP2 D/A 转换 ：利用此电路模块，可以完成 FPGA/CPLD 目标芯片与 D/A 转换器的接 口实验或相应的开发。它们之间的连接方式可参阅第二节的“实验电路结构 NO.5” ：D/A 的模拟信 号的输出接口是“AOUT”。主板左下角的 JP2 为转换方式和输出方式选择跳线座。如系统板上所示： 1． 当短路帽插于“D/A 锁存”处时，则 D/A 的信号 WR 将受 PIO36 信号的控制，完成数据锁存的 输入方式； 2． 当短路帽插于“D/A 直通”处时，则 D/A 的信号 WR 不受 PIO36 信号的控制，数据将直通输入； 3． 当分别短路“滤波 0”与“滤波 1”时，D/A 的模拟输出将获得不同程度的滤波效果 。另外 须注意，进行 D/A 接口实验时，需要打开右下角的+/-12 伏工作电源，结束后关上此电源。 （17） ADC0809/AIN0/AIN1 ：外界模拟信号可以分别通过系统板左下侧的两个输入端“AIN0”和 “AIN1”进入 A/D 转换器 ADC0809 的输入通道 IN0 和 IN1，ADC0809 与目标芯片直接相连。通过适当 设计，目标芯片可以完成对 ADC0809 的工作方式确定、输入端口选择、数据采集与处理等所有控制工 作,并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅第二节的“实 验电路结构 NO.5”有关 0809 与目标芯片的接口方式，同时了解系统板上的接插方法以及有关 0809 工作时序和引脚信号功能方面的资料。 注意：不用 0809 时，需将左下角 JP2 的“A/D 禁止”用短路帽短接，以避免与其他电路冲突。 ADC0809 A/D 转换实验接插方法： 1． 将插座 JP2 的“A/D 使能”短路、“A/D 禁止”开路，则 将 ENABLE(9)与 PIO35 相接；若使“A/D 使能”开路、“A/D 禁止”短路，则使 ENABLE(9)Å0，表示禁止 0809 工作，使它的所有输出 端为高阻态。 2．若将插座 JP2 的“转换结束”短路，则使 EOC(7)ÅPIO36，由此可使目标芯片对 ADC0809 的转 换状态进行测控。 （18） VR1/AIN1 ：VR1 电位器，通过它可以产生 0V~+5V 幅度可调的电压。其输入口是 0809 的 IN1（与外接口 AIN1 相连，但当 AIN1 插入外输入插头时，VR1 将与 IN1 自动断开）。若利用 VR1 产生 被测电压，则需使 0809 的第 25 脚置高电平，即选择 IN1 通道，参考“实验电路结构 NO.5”。 （19） AIN0 的特殊用法 ：系统板上设置了一个比较器电路，主要以 LM311 组成。若与 D/A 电路 相结合，可以将目标器件设计成逐次比较型 A/D 变换器的控制器件参考“实验电路结构 NO.5”。 （20） 系统复位键：此键是系统板上负责监控的微处理器的复位控制键，同时也与接口单片机 AT89C2051 的复位端相连。因此，可兼作单片机的复位键。 (21)跳线座 JS5/JS6/JPS ：系统板硬件升级备用跳线插座，当需要硬件升级时，有关商家会通知 接插方式和使用方法，平时分别短接“COMMON”、“5-VENDORS”和“SOF”。 (22)跳线座 SDIP ：短接“DISPLAY”，则使主板上排的 8 个数码管工作；若短接“INHIBI”，关闭 此 8 个数码管，以便降低主板的干扰，这在提高 D/A、A/D 或 VGA 实验的质量，有时是有效的。 (23)跳线座 SPS ：短接“T_F”可以使用在系统频率计。频率输入端在主板右侧标有“频率计” 处。模式选择为“A”。短接“PIO48”时，信号 PIO48 可用，如实验电路结构图 NO.1 中的 PIO48。 (24)跳线座 SLRAM ：接此为 RAM/ROM 使能跳线座。短接“RAM_en”，即 RAM/ROM 的片选使能，可 以使用主板上的 RAM/ROM；短接“RAM_no”时，RAM/ROM 关闭，平时应该选择此项。 (25)跳线座 SLA17 ：若 RAM/ROM 座上的芯片是 28 脚（向下对齐插芯片），则短路“VCC”； 若 RAM/ROM 座上的芯片是 32 脚，则短路“A17”； (23) 目标芯片万能适配座 CON1/2 ：在目标板的下方有两条 80 个插针插座（GW48-CK 系统），其 连接信号如附图 1-1B 所示，此图为用户对此实验开发系统作二次开发提供了条件。此二座的位置设 置方式和各端口的信号定义方式与综合电子设计竞赛开发板 GWDVP-B 完全兼容！！！ 7 对于 GW48-GK 系统，此适配座在原来的基础上增加了 20 个插针，功能大为增强。增加的 20 插 针信号与目标芯片的连接方式可参考“实验电路结构 NO.5”和附表 1-2。 (24)使用举例： 若通过键 SW9 选中了“实验电路结构图 NO.1”，这时的 GW48 系统板所具有的接 口方式变为：FPGA/CPLD 端口 PI/O31~28、27~24、23~20 和 19~16 ，共 4 组 4 位二进制 I/O 端口分 别通过一个全译码型的 7 段译码器输向系统板的 7 段数码显示器。这样，如果有数据从上述任一组四 位输出，就能在数码显示器上显示出相应的数值，其数值对应范围为： FPGA/CPLD 输出 0000 0001 0010 … 1100 1101 1110 1111 数 码 管 显 示 0 1 2 … C D E F 端口 I/O32~39 分别与 8 个发光二极管 D8~D1 相连，可作输出显示，高电平亮。还可分别通过键 8 和键 7，发出高低电平输出信号进入端口 I/049 和 48 ；键控输出的高低电平由键前方的发光二极管 D16 和 D15 显示，高电平输出为亮。此外，可通过按动键 4 至键 1，分别向 FPGA/CPLD 的 PIO0~PIO15 输入 4 位 16 进制码。每按一次键将递增 1，其序列为 1，2，…9，A，…F。注意，对于不同的目标芯 片，其引脚的 I/O 标号数一般是同 GW48 系统接口电路的 PIO 标号是一致的（这就是引脚 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 化），但 具体引脚号是不同的，而在逻辑设计中引脚的锁定数必须是该芯片的具体的引脚号。具体对应情况需 要参考第 3 节的引脚对照表。 第二节 实验电路结构图 1．实验电路信号资源符号图说明 结合附图 2-1，以下对实验电路结构图中出现的信号资源符号功能作出一些说明： (1）附图 2-1a 是 16 进制 7 段全译码器，它有 7 位输出，分别接 7 段数码管的 7 个显示输入端：a、 b、c、d、e、f 和 g；它的输入端为 D、C、B、A，D 为最高位，A 为最低位。例如，若所标输入的口线 为 PIO19~16，表示 PIO19 接 D、18 接 C、17 接 B、16 接 A。 (2）附图 2-1b 是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输 出为高电平时，所按键对应的发光管变亮，反之不亮。 (3）附图 2-1c 是 16 进制码（8421 码）发生器，由对应的键控制输出 4 位 2 进制构成的 1 位 16 进制码，数的范围是 0000~1111，即^H0 至^HF。每按键一次，输出递增 1，输出进入目标芯片的 4 位 2 进制数将显示在该键对应的数码管上。 (4）直接与 7 段数码管相连的连接方式的设置是为了便于对 7 段显示译码器的设计学习。以图 NO.2 为例，如图所标“PIO46-PIO40 接 g、f、e、d、c、b、a”表示 PIO46、PIO45..PIO40 分别与数码管 的 7 段输入 g、f、e、d、c、b、a 相接。 (5）附图 2-1d 是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一 次，时间 20ms。 附图 2-1 实验电路信号资源符号图 （6）附图 2-1e 是琴键式信号发生器， 当按下键时，输出为高电平，对应的发光 管发亮；当松开键时，输出为高电平，此 键的功能可用于手动控制脉冲的宽度。具 有琴键式信号发生器的实验结构图是 NO.3。 2． 各实验电路结构图特点与适用范围简述 （1）结构图 NO.0：目标芯片的 PIO19 至 PIO44 共 8 组 4 位 2 进制码输出，经外部的 7 段译码器 可显示于实验系统上的 8 个数码管。键 1 和键 2 可分别输出 2 个四位 2 进制码。一方面这四位码输入 目标芯片的 PIO11~PIO8和 PIO15~PIO12，另一方面，可以观察发光管 D1 至 D8 来了解输入的数值。 例如，当键 1 控制输入 PIO11~PIO8 的数为^HA 时，则发光管 D4 和 D2 亮，D3 和 D1 灭。电路的键 8 至 键 3 分别控制一个高低电平信号发生器向目标芯片的 PIO7 至 PIO2 输入高电平或低电平，扬声器接在 “SPEAKER”上，具体接在哪一引脚要看目标芯片的类型，这需要查第 3 节的引脚对照表。如目标芯 片为 FLEX10K10，则扬声器接在“3”引脚上。目标芯片的时时钟输入未在图上标出，也需查阅第 3 8 节的引脚对照表。例如，目标芯片为 XC95108，则输入此芯片的时钟信号有 CLOCK0 至 CLOCK10，共 11 个可选的输入端，对应的引脚为 65 至 80。具体的输入频率，可参考主板频率选择模块。此电路可用 于设计频率计，周期计，计数器等等。 (2)结构图 NO.1：适用于作加法器、减法器、比较器或乘法器等。例如，加法器设计，可利用键 4 和键 3 输入 8 位加数；键 2 和键 1 输入 8 位被加数，输入的加数和被加数将显示于键对应的数码管 4-1，相加的和显示于数码管 6 和 5；可令键 8 控制此加法器的最低位进位。 (3)结构图 NO.2：可用于作 VGA 视频接口逻辑设计，或使用数码管 8 至数码管 5 共 4 个数码管作 7 段显示译码方面的实验；而数码管 4 至数码管 1，4 个数码管可作译码后显示，键 1 和键 2 可输入高 低电平。 (4)结构图 NO.3：特点是有 8个琴键式键控发生器，可用于设计八音琴等电路系统。也可以产生 时间长度可控的单次脉冲。该电路结构同结构图 NO.0 一样，有 8 个译码输出显示的数码管，以显示 目标芯片的 32位输出信号，且 8个发光管也能显示目标器件的 8位输出信号。 (5）结构图 NO.4：适合于设计移位寄存器、环形计数器等。电路特点是，当在所设计的逻辑中有 串行 2 进制数从 PIO10 输出时，若利用键 7 作为串行输出时钟信号，则 PIO10 的串行输出数码可以在 发光管 D8 至 D1 上逐位显示出来，这能很直观地看到串出的数值。 (6)结构图 NO.5：此电路结构比较复杂，有较强的功能，主要用于目标器件与外界电路的接口设 计实验。该电路主要含以 9 大模块： 1．普通内部逻辑设计模块。在图的左下角。此模块与以上几个电路使用方法相同，例如同结构 图 NO.3 的唯一区别是 8 个键控信号不再是琴键式电平输出，而是高低电平方式向目标芯片输入（即 乒乓开关）。此电路结构可完成许多常规的实验项目。 2．RAM/ROM 接口。在图左上角，此接口对应于主板上，有一个 32 脚的 DIP 座，在上面可以插大 部分流行的 RAM 或 ROM 器件。（仅 GW48-GK 系统包含此接口）例如： RAM：628128（32PIN）、62256（28PIN）、6264（28PIN）等； ROM：2764、27128、27256、27512、27C010、27C020、27C040、27C080； 28C64、28C256 等 29C010、29C020、29C040 等。 此 32 脚座的各引脚与目标器件的连接方式示于图上，是用标准引脚名标注的，如 PIO48（第 1 脚）、PIO10（第 2 脚）等等。注意，与此座相接的还有 2 个跳线座，具体使用方法参看上节。 对于不同的 RAM 或 ROM，其各引脚的功能定义不尽一致，即不一定兼容，因此在使用前应该查 阅相关的资料，但在结构图的上方也列出了部分引脚情况，以资参考。 3．VGA 视频接口。在图右上角，它与目标器件有 5 个连接信号：PIO40、41、42、43、44，通过 查表（第 3 节的引脚对照表），可的对应于 EPF10K20-144 的 5 个引脚号分别是：87、88、89、90、91。 4．PS/2 键盘接口。在图右上侧。它与目标器件有 2 个连接信号：PIO45、46。 5．A/D 转换接口。在图左侧中。图中给出了 ADC0809 与目标器件连接的电路图。使用注意事项 可参照上节。有关 FPGA/CPLD 与 ADC0809 接口方面的实验示例在本实验讲义中已经给出（实验 12）。 6．D/A 转换接口。在图右下侧。图中给出了 DAC0832 与目标器件连接的电路图。使用注意事项 可参照上节。有关 FPGA/CPLD 与 0832 接口方面的实验示例在本实验讲义中已经给出（实验 16）。 7．LM311 接口。注意，此接口电路包含在以上的 D/A 接口电路中，可用于完成使用 DAC0832 与 比较器 LM311 共同实现 A/D 转换的控制实验。比较器的输出可通过主板左下侧的跳线选择“比较器”， 使之与目标器件的 PIO37 相连。以便用目标器件接收 311 的输出信号。 注意，有关 D/A 和 311 方面的实验都必须打开+/-12V 电压源，实验结束后关闭此电源。 8．单片机接口。在图右中侧。图中给出了 AT89C2051 单片机与目标器件连接的电路图。详细使 用方法可参看上节。 9．RS232 通信接口。注意，此接口电路包含在以上的单片机接口电路中。注意，如图所示，如 果分别短接单片机的脚 2 与 19、脚 3 与 18，就能使 RS232 接口直接与目标器件相连，以便完成目标 器件与 PC 机的硬件 RS232 通信结构方面的实验，详细使用方法可参看上节。 注意，结构图 NO.5 中并不是所有电路模块都可以同时使用，这是因为各模块与目标器件的 IO 接口有重合。仔细观察可以发现： 9 1．当使用 RAM/ROM 时，数码管 3、4、5、6、7、8 共 6 各数码管不能同时使用，这时，如果有 必要使用更多的显示，必须使用以下介绍的扫描显示电路。 但 RAM/ROM 可以与 D/A 转换同时使用，尽管他们的数据口（PIO24、25、26、27、28、29、30、 31）是重合的。这时如果希望将 RAM/ROM 中的数据输入 D/A 器件中，可设定目标器件的 PIO24、25、 26、27、28、29、30、31 端口为高阻态；而如果希望用目标器件 FPGA 直接控制 D/A 器件，可通过主 板上的跳线禁止 RAM/ROM 数据口。 RAM/ROM 能与 VGA 同时使用，但不能与 PS/2 同时使用，这时可以使用以下介绍的 PS/2 接口。 2． 单片机不能与 D/A 同时使用，但 D/A 与 A/D 能同时使用。 3． A/D 不能与 RAM/ROM 同时使用，由于他们有部分端口重合，若使用 RAM/ROM，必须禁止 ADC0809， 即将主板左下方的跳线口“A/D 禁止”短路；而当使用 ADC0809 时，应该禁止 RAM/ROM，即将 主板上的跳线口 SLRAM 短路“RAM_no”。如果希望 A/D 和 RAM/ROM 同时使用以实现诸如高速采 样方面的功能，必须使用含有高速 A/D 器件的适配板，如 GW-DSP 系列适配板，或 GWA102AD、 GWAK30AD 等型号的适配板。 4． RAM/ROM 不能与 311 同时使用，因为在端口 PIO37 上，两者重合。 (7)结构图 NO.6：此电路与 NO.2 相似，但增加了两个 4 位 2 进制数发生器，数值分别输入目标芯 片的 PIO7~PIO4 和 PIO3~PIO0。例如，当按键 2 时，输入 PIO7~PIO4 的数值将显示于对应的数码管 2， 以便了解输入的数值。 (8）结构图 NO.7：此电路适合于设计时钟、定时器、秒表等。因为可利用键 8 和键 5 分别控制时 钟的清零和设置时间的使能；利用键 7、5 和 1 进行时、分、秒的设置。 (9）结构图 NO.8：此电路适用于作并进/串出或串进/并出等工作方式的寄存器、序列检测器、密 码锁等逻辑设计。它的特点是利用键 2、键 1 能序置 8 位 2 进制数，而键 6 能发出串行输入脉冲，每 按键一次，即发一个单脉冲，则此 8 位序置数的高位在前，向 PIO10 串行输入一位，同时能从 D8 至 D1 的发光管上看到串形左移的数据，十分形象直观。 (10)结构图 NO.9：若欲验证交通灯控制等类似的逻辑电路，可选此电路结构。 (11)结构图 NO.B：此电路可用于完成扫描显示控制设计。 (12)当系统上的“模式指示”数码管显示“A”时，系统将变成一台频率计，数码管 8 将显示“F”， “数码 6”至“数码 1”显示频率值，最低位单位是 Hz。测频输入端为系统板右侧的 JP1B插座。 (13)实验电路结构图 COM：此图的所有电路仅 GW48-GK 系统拥有，即以上所述的所有电路结构（除 RAM/ROM 模块），包括“实验电路结构 NO.0”至“实验电路结构 NO.B”共 11 套电路结构模式为 GW48-CK 和 GW48-GK 两种系统共同拥有（兼容），我们把他们称为通用电路结构。在原来的 11 套电路结构模式 中的每一套结构图中增加附图 2-13 所示的“实验电路结构图 COM”。 例如，在 GW48-GK 系统中，当“模式键”选择“5”时，电路结构将进入附图 2-7 所示的实验 电路结构图 NO.5 外，还应该加入“实验电路结构图 COM”。这样以来，在每一电路模式中就能比原来 实现更多的实验项目。 “实验电路结构图 COM”包含的电路模块有： 1． PS/2 键盘接口。注意，在通用电路结构中，还有一个用于鼠标的 PS/2 接口。 2． 4 键直接输入接口。原来的键 1 至键 8 是由“多任务重配置”电路结构控制的，所以键的输 入信号没有抖动问题，不需要在目标芯片的电路设计中加入消抖动电路，这样，能简化设计， 迅速入门。所以设计者如果希望完成键的消抖动电路设计，可利用此图的键 9 至键 12。当然 也可以利用此 4 键完成其他方面的设计。注意，此 4 键为上拉键，按下后为低电平。 3． I 平方 C 串行总线存储器件接口。该接口器件用 24C01 担任，这是一种十分常用的串行 E 平 方 ROM 器件。 4． USB 接口。此接口是 SLAVE 接口。 5． 扫描显示电路。这是一个 6 数码管（共阴数码管）的扫描显示电路。段信号为 7 个数码段加 一个小数点段，共 8 位，分别由 PIO60、61、62、63、64、65、66、67 通过同相驱动后输入； 而位信号由外部的 6 个反相驱动器驱动后输入数码管的共阴端。 “实验电路结构图 COM”中各标准信号（PIOX）对应的器件的引脚名，必须查附表 1-2，而不是 查第 3 节的通用的引脚对照表。附表 1-2 仅适用于 GW48-GK 系统： 10 附表 1-2 FLEX10K20、EP1K30/50-144-PIN TQFP 器件标准信号名与引脚号对照表 引脚名 PIO60 PIO61 PIO62 PIO63 PIO64 PIO65 PIO66 PIO67 PIO68 PIO69 引脚号 144 130 131 132 133 135 136 137 109 110 引脚名 PIO70 PIO71 PIO72 PIO73 PIO74 PIO75 PIO76 PIO77 PIO78 PIO79 引脚号 111 112 113 114 116 120 110 141 121 122 6． 6 发光管插线接口。此接口是 SLAVE 接口。在主板的右上方有 6 个发光管，以供必要时用接 插线与目标器件连接显示。由于显示控制信号 的频率比较低，所以目标器件可以直接通过连 接线向此发光管输出。 7． 20 针插线接口。在主板的两侧各有一个 10 针 的接插端口，以供直接插线连接。这两个接口 对于具有 80 针而非 100 针插座的适配座特别 有用，即可以直接用线连接目标板与主板上各 接口。左边的接插口各针所标的信号名对应的标准信号为： aa bb cc dd ee ff gg hh x1 X2 PIO60 PIO61 PIO62 PIO63 PIO64 PIO65 PIO66 PIO67 PIO76 PIO77 显然，以上的信号是与附图 2-13 的扫描电路的段信号相接的。 右边的接插口各针所标的信号名对应的标准信号为： DW1 DW2 DW3 DW4 K1 K2 K3 K4 X3 X4 PIO68 PIO69 PIO70 PIO71 PIO72 PIO73 PIO74 PIO75 PIO78 PIO79 3． 实验电路结构图 H PIO2PIO3PIO4PIO5PIO7 PIO6 D1D2D3D4D5D6D7D8 D16 D15 D14 D13 D12 D11 数码1数码2数码3数码4数码5数码6数码7数码8 S P E A K E R 扬声器 译码器 译码器 译码器 译码器 译码器 译码器 译码器 译码器 FPGA/CPLD PIO15-PIO12 PIO11-PIO8 PIO7--PIO2 键3键4键5键6键7键8 PIO47-PIO44 PIO43-PIO40 PIO39-PIO36 PIO35-PIO32 PIO31-PIO28 PIO27-PIO24 PIO23-PIO20 PIO19-PIO16 目标芯片 附图 2-2 实验电路结 11 NO.0 实验电路结构图 EX HEX 键1键2 构图 NO.0 附图 2-3 实验电路结构图 NO.1 附图 2-4 实验电路结构图 NO.2 12 ʵÑéµç·½á¹¹Í¼ NO.3 ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ D9D16 D15 D14 D13 D12 D11 D10 D8 D7 D6 D5 D4 D3 D2 D1 PIO8PIO9PIO10PIO11PIO12PIO13PIO14PIO15 S P E A K E R ÑïÉùÆ÷ 12345678 Ä¿±êоƬ FPGA/CPLD PIO0 PIO1 PIO2 PIO3 PIO4 PIO5 PIO6 PIO7 ¼ü1¼ü2¼ü3¼ü4¼ü5¼ü6¼ü7¼ü8 PIO15-PIO8 PIO47-PIO44 PIO43-PIO40 PIO39-PIO36 PIO35-PIO32 PIO31-PIO28 PIO27-PIO24 PIO23-PIO20 PIO19-PIO16 附图 2-5 实验电路结构图 NO.3 附图 2-6 实验电路结构图 NO.4 13 VS（PIO44） HS（PIO43） B（PIO42） G（PIO41） R（PIO40） GND PIO45 PIO46 5 1 3 PS/2接口 VCC J74 接PC机 串行通讯接口 接口电路 单片机接口电路 235 RS-232 B4 12MHZA 键 复位 P34 P33 P32 X1 X2 P31 P30 P35 RST GND 1 2 3 4 5 6 7 8 9 10 VCC PIO11 PIO12 PIO13 PIO14 AT89C2051 EU3 P37 P10 P11 P12 P13 P14 P15 P16 P17 VCC 11 12 13 14 15 16 17 18 19 20 PIO15 PIO24 PIO25 PIO26 PIO27 PIO28 PIO29 PIO30 PIO31 7.2K P29->A14)27512(PIN30->VCC,PIN3->A15, PIN29->WE)628128(PIN30->VCC,PIN3->A14, RAM/ROM P29->WE)62256(PIN30->VCC,PIN3->A14, 6264(PIN30->VCC,PIN29->WR) PIN30->A17,PIN3->A15,PIN29->A14)29C040(PIN31->WE,PIN1->A18, PIN3->A15,PIN29->A14)27040(PIN31->A18,PIN30->A17, PIN29->A14)27020(PIN30->A17,PIN3->A15, P29->A14)27010(PIN30->VCC,PIN3->A15, R78 200 R77 200 R76 200 10 5 4 8 7 6 14 13 3 2 1 视频接口 VGA J6 A18/A19 A18/A15/WE PIO49 VCC SLA17 RAM_EN VCC GND SLRAM PIO26 PIO25 PIO24 PIO32 PIO33 PIO34 PIO35 PIO36 PIO37 PIO38 PIO39 PIO14 PIO47 PIO10 PIO48 PIO9 PIO46 PIO45 PIO11 PIO12 PIO13 PIO8 PIO15 PIO31 PIO30 PIO29 PIO28 PIO27 32 31 30 29 28 27 26 25 24 23 22 21 20 19 18 1716 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 VCC GND 27080 27040 27020 27010 27512 27256 2764 628128 62256 6264 VCC A17/VCC WR/A14 A13 A8 A9 A11 OE A10 CS1 D7 D6 D5 D4 D3GND D2 D1 D0 A0 A1 A2 A3 A4 A5 A6 A7 A12 A14(A15) A16 10K VCC VR1 PIO31 PIO29 PIO30 PIO28 PIO27 PIO26 PIO25 PIO24 13 14 15 16 4 D7 D6 D5 D4 D3 5 D2 6 D1 D07 PIO37+5 JP2 51pFC27 JP2(COMP) COMP LM311 VCC 10K -12 +12 4 82 3 TL082/1 AIN0 AOUT 102 103 5.1K R72 7 6 5 TL082/2 8 4 1 +12 -12 滤波0 滤波1 FIT COMM EU2 DAC0832 1 18 17 10 3 2WR1 FB 9 3 211IOUT1 IOUT2 12 /CS WR2 XFER A GND D GND VREF 8 VCC 20 VCC JP2(1/2,3/4) D1 PIO8 D2D3D4D5D6D7D8 PIO9PIO10PIO11PIO12PIO15 PIO14 PIO13 实验电路结构图 NO.5 S P E A K E R 扬声器 FPGA/CPLD 目标芯片 12345678 D16 D15 D14 D13 D12 D11 D10 D9 PIO47-PIO44 PIO43-PIO40 PIO39-PIO36 PIO35-PIO32 PIO31-PIO28 PIO27-PIO24 PIO23-PIO20 PIO19-PIO16 译码器译码器 译码器译码器 译码器译码器 译码器译码器 PIO15-PIO8 PIO0 PIO1 PIO2 PIO3 PIO4 PIO5 PIO6 PIO7 键1键2键3键4键5键6键7键8 P IO 8 JP 2(