[指南]ad7656
2 AD7656的特性及引脚功能
2.1 AD7656的特性
图1示出AD7656的功能框图。AD7656的主要特性如下:
?6通道16-bit逐次逼近型ADC;
?最大吞吐率为250kS,s;
?AVcc范围为4.75V-5.25V;
?低功耗:在供电电压为5V、采样速率为250kS,s时的功耗为160mW;
?宽带宽输入:输入频率为50kHz时的信噪比(SNR)为85dB;
?片上有2.5V基准电压源和基准缓冲器;
?有并行和串行接口;
?与SPI,QSPI,μWire,DSP兼容的高速串行接口;
?可通过引脚或软件方式设定输入电压范围(?10V,?5V);
?采用iCMOS工艺技术;
?64引脚QFP。
2.2 AD7656的引脚功能
REFCAPA、REFCAPB、REFCAPC是参考电压引脚,这几个引脚应该接去耦电容器来减小每1个ADC
通道参考缓冲器的衰减。
V1一V6是模拟输入1-6引脚,它们是模拟前端输入,对应通道的输入范围取决于RANGE引脚的定义。
AGND是模拟地,所有的模拟输入信号和外部参考信号都要用AGND。
DVcc是5V数字电源端。
VDRIVE是逻辑电源输入,该引脚的电压取决于内部参考电压,应接10μF或100μF的去耦电容器。
DGND是数字地,它是数字电路的参考点。
AVcc是模拟电压输入(4.5V-5.5V),它只给ADC的内核供电。
CONVSTA,B,C是转换使能逻辑输入,每对有其相关的CONVST信号,用来启动每对或每4个或6
个ADC同步采样。
CS是片选信号,逻辑低电平时使能。
RD是读信号,逻辑低电平时使能。
WR/PEFEN/DIS是写数据/参考使能/非使能。
BUSY是忙信号输出,当转换开始时为高电平,并且在转换结束前一直为高电平。
SER/PAR是串行/并行选择输入信号。低电平时选择并行接口模式,高电平时选择串行接口模式。
DB[0]/SEL A是数据0位,选择输出A路。
DB[1]/SEL B是数据1位/选择输出B路。
DB[2]/SEL C是数据2位/选择输出C路。
DB[3]/DCIN C是数据3位,C路为菊花链式。
DB[4]DCIN B是数据4位/B路为菊花链式。
DB[5]/DCIN A是数据5位/A路为菊花链式。
DB[6]/SCLK是数据6位/串行时钟。
DB[7]/HBEN/DCEN是数据7位/高位使能/菊花链式使能。
DB[8]DOUTA是数据8位/串行数据输出A。
DB[9]/DOUTB是数据9位/串行数据输出B。
DB[10]/DOUTC是数据10位/串行数据输出C。
DB[11]/DGND是数据11位/数字地。
DB[12]、DB[13]、DB[15]是数据12位、数据13位、数据15位。
DB [14]/REFBUFEN/DIS是数据14位/参考缓冲使能(低电平时)/非使能(高电平时)。
RESET是复位信号输入。
RANGE是模拟输入范围选择输入信号。
VDO是正电源端。
Vss是负电源端。
H/S SEL是硬件/软件选择输入引脚。
W/B是字或字节模式选择
3 AD7656的工作原理及系统构成
3.1AD7656的工作原理
AD7656是逐次逼近型转换器,包括1个比较器、1个模,数转换器、1个逐次逼近寄存器(SAR)和1个逻辑控制单元。转换中的逐次逼近是按对分原理由控制逻辑电路完成。其大致过程如下:启动转换后,控制逻辑电路首先把逐次逼近寄存器的最高位置1,其他置0,逐次逼近寄存器的这个内容经过模/数转换后得到约为满量程输出一半的电压值。这个电压值在比较器中与输入信号进行比较。比较器的输出反馈到模,数转换器,并在下一次比较前对其进行修正。在逻辑控制电路的时钟驱动下,逐次逼近寄存器不断进行比较和移位操作,直到完成最低有效位(LSB)的转换。这时逐次逼近寄存器的各位值均已确定,逐次逼近转换完成。
由于逐次逼近型模/数转换器在1个时钟周期内只能完成1位转换,N位转换需要N个时钟周期,故这种模/数转换器的采样速率不高,输入带宽也较小。它的优点是原理简单,便于实现,不存在延迟问题(适用于中速率和分辨率较高的应用场合。
AD7656包含1个低噪声、宽带跟踪保持放大器来处理输入频率高达8MHz的信号,还具有高速并行和串行接口,从而允许该器件与微处理器(MPU)或数字信号处理器(DSP)连接。在串行接口方式下,AD7656能提供菊花链功能,把多个ADC连接到1个串行接口上。它可以接收双极性输入信号,RANGE引脚和RNG位为下次在?4xVREF-?2xVREF之间转换选择输入范围。当3个CONVST引脚连接到一起时,允许6个片上ADC同时采样,6个ADC可以被分成3对,每对有1个相关的CONVST信号,用来启动每对或每4个或是全部6个ADC同步采样,CONVSTA用来启动V1和V2的同步采样,CONVSTB对应的是V3和V4,CONVSTC对应的是V5和V6。
跟踪保持放大器可以保证模,数转换器精确地转换满量程输入的正弦波信号,可以保证分辨率为16bit。跟踪保持放大器的输入带宽比工作在最大吞吐率情况下的ADC的奈奎斯特速率还要大。AD7656可以处理频率为8MHz的输入信号。跟踪保持放大器在CONVSTx的上升沿同步采样各自的输入信号。跟踪保持的典型时间为20ns,这可以使6个ADC同步采样。
AD7656有2种工作模式:串行接口模式和高速的并行接口模式。本文主要介绍并行接口模式。并行接口模式以1个字的形式来操作(W,B=0),也可采用字节的形式(W/B=1)。从并行总线上读数据时,信号SER,PAR应被置低电平。当CS和RD均为低电平时,数据线DBO-DB15将不再是高阻状态。CS信号可以被永久地置低电平,RD用来访问转换的结果。BUSY信号为低电平时开始读操作。
AD7656有1个用来执行转换的片上振荡器,转换时间tCONVER为3μS。转换的开始是通过脉冲调制CONVSTx信号开始的,在CONVSTx的上升沿,被选中的ADC的跟踪保持电路会被置为保持模式,转换开始。在CONVSTx信号的上升沿后,BUSY信号会变化,这表示转换正在进行。转换时钟是由内部产生的,转换时间是从CONVSTx信号上升沿开始的3μS,BUSY信号会变为低电平,表示转换结束。在BUSY信号的下降沿,跟踪保持电路将回到跟踪模式。数据通过并行或串行接口从输出寄存器中被读出。图2示
出AD7656并行接口字模式下的读操作数据流。
如果只有8bit总线被使用,那么AD7656的接口将以字节模式(W,B=I)操作,这种操作下的转换结果将通过2次读操作来访问,每次读操作通过DB15-DB8来访问1个8bit的数据,如图3所示。其中,tCONV为转换时间3μS,内部时钟tQUIET为总线的废弃时间到下1个转换开始之间所必需的最小等待时间,最小值为400ns;t1为读操作时的最小时间20ns;t2为BUSY信号到RD信号之间的延迟时间(ns);t3为CS到RD之间的建立时间(ns);t4为CS到RD之间的保持时间(ns);t5为RD的脉冲宽度,最小值为30ns;t6为RD下降沿后的数据访问时间,最大值为30ns;t7为RD上升沿之后的总线废弃时间,最小值为15ns,最大值为25ns。
3.2系统组成
图4所示是AD7656在并行接口状态下的外围电路连接。其中的DVcc和AVcc分别是数字电压端和模拟电压端,它们在接入前要经过1个去耦电路,如图4所示,每个供电电压输入引脚都要连接1个去耦电路,该电路由1只10μF和1只100nF的电容器组成。VDD、Vss和VDRIVE同样要连接去耦电路。
AD7656的输出接到FPGA中进行数字信号的滤波处理,然后再送入数字信号处理器(DSP)进行处理。用FPGA控制引脚CONVSTA,B,C、RD和CS的状态,可以用编程的方法或硬件连接的方式来实现。系统中的FPGA是ALTERA公司的EP1K30,DSP选用ADI公司的TS101S。此系统的外围电路比较简单,比较容易实现,具有真正的高速、高性能数字信号采集功能。
3.3应用程序举例
(1)A,D数据采集部分的初始化部分程序
4 注意事项
在绘制PCB版图时,要注意将AD7656的模拟和数字部分分开布局,并把它们放在板上的特定区域,这样可以使地层比较容易分开,使用起来比较方便。数字地层和模拟地层应该在板上的某一处连接到一起,可以用0Ω电阻器,也可以使用磁珠或直接用焊锡连接。建议在布线的时候不要将数据线布在该器件的下方,因为这样做会使信号和噪声混在一起。电源线应该尽量粗一些,这样可以尽量减小电源线的脉冲干扰。去耦电容器应尽量地靠近器件,之间的连线要尽量短以减小感抗。电路的性能除了受核心ADC的影响外,还受到各种外围辅助电路性能的影响。
AD7656-1菊花链的多通道数据采集接口设
摘 要 首先,介绍了AD7656-1模,数转换芯片的特点,描述了AD7656-1菊花链(Daisy-Chain)工作原理和配置。然后,
设计
领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计
了基于 AD7656-1菊花链与S3C2410A的多通道数据采集接口
方案
气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载
,同时给出了该方案下两者的硬件配置及接口电路,最后给出了此方案的软件实现方法。
关键词 AD7656-l 菊花链 S3C2410A SPI
引 言
在变电站自动化系统中,常需要对多个三相电压电流信号进行数据采集和处理(如电能质量实时监控),这时需要实现对多路信号的同时、快速的数据采集。美国模拟器件公司(ADD的AD7656-1是一款16位6通道的模,数转换芯片,内部含有6个独立的A,D转换器,
可同时进行A,D转换,具有转换精度高、速度快、功耗低、输入模拟信号幅度大、信噪比高等优点,其突出特点是可通过多个AD7656-1级联形成菊花链实现多个通道同时进行数据采集,并通过一个或多个串口发送数据给主控处理器。以S3C2410A为主控处理器,多个AD7656-1组成菊花链实现多通道、高精度的ADC,在很大程度上可提高数据采集系统的信号采集和处理能力,具有较好的应用前景。
1 AD7656-1的特点
图1为AD7656-1的内部功能框图。其主要特性为:
?6个独立的16位逐次逼近(SAR)型模数转换器。
?可通过引脚或软件方式设定输入信号的电压范围(?10 V,?5 V)。
?最高吞吐率为250 ksps。
?宽带宽输入高信噪比:输入频率为10 kHz时的信噪比(SNR)为88 db。
?带有片上2(5 V基准电压源和基准缓冲器。
?低功耗,5 V供电时在250 kSPS下功耗仅为140 mW。
?支持并行、串行及菊花链接口模式。
?高速串行接口,兼容SPI,QSPI,MICROWIRE,DSP。
?采用iCMOS制造工艺,64引脚的LQFP封装。
应用领域:输电线路监测系统、仪器仪表和控制系统、多轴定位系统。
2 AD7656-1菊花链工作原理及其配置
2(1 AD7656-1菊花链工作原理
AD7656-1有2种接口模式:串行接口模式和并行接口模式。在数据转换时,3个转换信号CONVSTA,B,C用来控制每对或每4个或每6个ADC同时采样。如果将3个CONVST引脚连接在一起接收同一个采样启动信号,就可使6个ADC同时进行采样,此时再将多个AD7656-1级联就可以形成菊花链,实现6N(N=2,3,…,8)个ADC通道同时采样,如图2
所示。在CONVSTX的上升沿,ADC被置为保持模式,转换开始。CON-VSTX的上升沿过后,BUSY信号变为高电平表明转换正在进行,3μs后BUSY信号返回低电平表明转换结束。在BUSY信号的下降沿,ADC回到跟踪模式。数据可以通过1,3个串行接口从输出寄存器读出,并由主控处理器接收并存储。AD7656-1采用同步串行接口(SPI)发送数据时,每发送一个比特位数据就要花去一个单位的SCLK脉冲的时间,发送完6个通道的16位数据就要花去96个SCLK脉冲。菊花链中多个AD7656-1通过数据接力传递的方式把数据依次发送给主控处理器,通过采用多个串行接口发送数据可减少发送时间,提高菊花链的数据传递效率。AD7656-1串行数据输出接口及其对应的通道数据关系和发送所需的SCLK脉冲个数关系如表1所列
2(2 AD7656-1菊花链的配置
AD7656-1要工作在菊花链方式,其数据输出必须设置为串口模式,且在串口模式下,AD7656-1必须配置成硬件模式。所谓的硬件模式是通过对器件引脚的固定连接,确定AD7656-1 芯片唯一的工作方式,此时AD7656,1也不能配置成软件工作模式了。AD7656,1菊花链配置的主要原则如下:
?在多片级联的AD76561中,位于级联最远端的芯片不能配置为菊花链工作模式,即其DCEN引脚置低电平(数字地);但其下流数据链的每片AD7656-1必须配置为菊花链工作模式,即DCEN引脚都要置逻辑高电平(VDRIVE)。
?SEL A、SEL B、SEL C对应使能DOUT A、DOUT B、DOUT C串口输出口。要选用DOUT X串行输出口,就置对应的SEL X为逻辑高电平,其余不用的SEL引脚必须置逻辑低电平。图3(a)、(b)、(c)为1,3个串行输出口的引脚配置。(图中“NC”表示未连接)
?菊花链中的每片AD7656-1的串行数据输入,输出(DCIN X,DOUT X)必须遵循同一配置,即有几个DCIN输入就有几个DOUT输出。
?菊花链中的每块AD7656-1的CONVST X(X=A、B、C)都要接主控处理器发送来的CONVERT信号,即配置为每块AD7656-1的V1,V6通道同时采样。
3 AD7656-1菊花链与S3C2410A接口设计
3(1 硬件电路设计
采用2片 AD7656-1配置成菊花链,可实现12通道同时采样,数据通过DOUT A口输出,S3C2410A用同步串行接口0(SPIO)接收数据,如图4所示。S3C2410A的GPEll引脚实现片上同步串行接口SPlO的 MISO功能,GPEl3(SCK)引脚实现SPIO接口的同步时钟输出,GPFO引脚配置为中断EINTO输入并与AD7656-1(1)的BUSY脚相连;GPBO设置为PWM输出,GPG9引脚没置为通用输出口,分别作为AD7656-1(1)和AD7656-1(2)的CONVST和CS的控制信号输入。AD7656-1连接外围电路时,必须对关键引脚进行必要的设置:AD7656-1(1)、AD7656-l(2)的DVCC、AVCC、 VDRIVE、REFIN,OUT和VSS引脚须并联一个1 μF的去耦电容;为了与S3C2410A的3(3 V的接口匹配,VDRIVE接+3 V电源;STBY接VDRIVE,选择正常模式;RANGE接地表示选择输入范围?10V;H,s接数字地选择为硬件配置;SER,PAR接 VDRIVE,RD接数字地,选择为串行模式。AD7656-1(1)的DCEN接VDRIVE,配置为菊花链模式,且SEL A接VDRIVE,SEL B、C,DCIN A、B、C接数字地;AD7656-1(2)的DCEN接数字地,配置为非菊花链模式,且SEL A接VDRIVE,SEL B、C,DCIN B、C接数字地。具体配置如图5所示。
3(2 数据采集传输流程
通过定时器中断来控制信号的采样间隔,设定S3C2410A的定时器0作为采样定时器,并设置其工作于PWM方式,定时器0的PWM输出TOUTO作为AD7656-1的模数转换控制信号CON-VST的输入,引脚GPFO (EINTO)设置为下降沿触发。A,D采样操作时序如图6所示。当采样定时器中断发生,TOUTO(引脚GPBO)输出高电平,发送CONVST信号给菊花链上的每个AD7656-1开始模数转换。3μs后12个通道的数据全部转换完,BUSY信号从高电平向低电平转换,触发EINTO中断,开始数据传送;GPG9输出低电平给
AD7656-1(1)和AD7656-1(2)的CS引脚,同时S3C2410A的SPI通道0开始读数据。读完12个通道的转换结果后,GPG9恢复高电平输出,TOUTO输出低电平,完成一次采样。等待下一个采样定时器中断发生,进行下一个采样。可通过设定定时器0的内部寄存器TC-MPBO的值来控制TOUTO输出高电平的宽度TPH。
AD7656-1通过DOUT A发送采集到的数据给S3C2410A,其发送时序如图7所示。当BUSY从高电平返回低电平时表示转换结束,触发外部中断,EINTO,通知 S3C2410A启动SPI接收数据,CS信号变为低电平开始串行传输。在整个传输过程中,CS一直维持低电平,直到传输完为止。
3(3 软件设计
在对三相交流电进行数据采集过程中,每个周期要求采样256点,即20 ms采样256点,也就是每78(125μs采样一次。S3C241OA定时器O每78(125μs发生一次定时中断,启动A,D转换。12个通道的数据全部转换完后,BUSY信号变低触发外部中断0,通知S3C2410A读取数据。S3C2410A输出片选信号CS给AD7656-1,并通过SPIO开始读取转换结果。SPIO配置为主入从出(MISO)和MDA接收模式,因其只接收数据,故需同时发送哑元“OxFF”。把12路数据读完,退出中断,等待定时器下一次定时到,启动下一次转换。待256点数据转换完之后,暂停定时计数,进行数据处理。完成后再次启动定时,完成下一个周期的256
点采集,流程如图8(a)所示。其包括两个中断子程序:采样定时器中断子程序,用于启动采样信号CONVST并给外部中断0置位,允许响应BUSY下降沿触发中断,如图8(b)所示;外部中断0(EINTO)子程序,用于启动SPIO接收数据,如图8(c)所示。
4 结 论
本文介绍了16位模数转换芯片AD7656-1的菊花链工作原理,设计了基于AD7656-1菊花链与S3C2410A数据采集接口,可实现12通道、高精度的ADC。SPI串行传输具有占用微处理器I,O资源少,硬件连接简单等特点。当菊花链中AD7656-1芯片数量较多时,为了提高数据传输效率并满足实时性要求,可以采用2个或3个串行口传输数据。主控处理器也可以采用DSP芯片,同样能实现菊花链。本设计方案可广泛应用于电力系统电能质量监控、变电站保护测控IED等嵌入式系统