3_纳米硅基CMOS器件

纳米电子 材料 关于××同志的政审材料调查表环保先进个人材料国家普通话测试材料农民专业合作社注销四查四问剖析材料 与器件 Nanoelectronic Materials and Devices 朱慧超，2009年8月编辑 纳米硅基CMOS器件 3.1 硅基MOS 集成电路技术步入纳米尺度 从20世纪70年代到90年代，硅基微电子集成电路一直沿着摩 尔定律发展。CMOS技术是现代微电子集成电路的主流技术， IC芯片集成度增加和产品性能的改进主要依赖于三个方面： 1.微电子工艺技术发展，使得CMOS器件特征尺寸不断缩小； 2.采用更大的芯片面积，为了保证成品率和降低成本，所采 用的硅晶圆的直径也越来越大； 3.巧妙的器件结构和电路系统 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 使产品更具竞争力。 目前CMOS器件特征尺寸已经从深亚微米发展到亚100纳米， 对于缩小到100nm尺度内的CMOS器件存在一些关键的物理 和工艺问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 。 3.2 纳米CMOS 器件面临的挑战 在特征尺寸不断缩小的过程中，集成电路的实现存在着许多 挑战，针对亚100nm工艺，主要有三个技术层次上的挑战，即 光刻技术、器件的设计与制备技术、互连技术。 (1)光刻技术 光学光刻技术通过不断缩短光源的波长和提高透镜的数 值孔径，使分辨率不断提高。目前采用的带有场扫描的193nm 波长的步进光刻机，可以实现130nm特征尺寸，如果进一步提 高分辨率增强技术，如相移掩模或光学临近效应修正等，还 可以使光学光刻的极限进一步推进到90nm。采用157nm波长 的光刻技术，光学系统可采用CaF2晶体材料，为70nm特征尺 寸的CMOS流片做基础。不过，要实现50nm以下的特征尺寸， 必须发展新一代光刻技术，目前极紫外线、X射线、电子束、 离子束都可以作为下一代候选技术。 浸入式光刻技术成为新宠 光刻技术是半导体工业的领头羊。据Dataquest统计，在2002年全球半导体 设备市场达190亿美元规模时，光刻设备占了其中50亿美元的份额。全球光刻机 制造领域最著名的供应商仅有三家，分别是欧洲的ASML，日本的Nikon和 Canon。 提高光刻机分辨率可以通过缩短波长、增大镜头的数值孔径以及减小系统参 数K来实现，缩短波长为最直接和有效的方法。光刻设备制造商目前执行的技术 路线非常清晰，主要是缩短波长，从248纳米到193纳米再到157纳米，再往下走 就只能是远紫外光光刻(EUV)或者采用其它新的技术，如电子束投影光刻、离子 束投影光刻及X射线光刻等。 但2003年5月，Intel宣布放弃157纳米光刻机的开发，而将现有采用氟化氩激 光器的193纳米光刻机的功能扩展至45纳米节点，这在全球半导体业引起强烈反 响。Intel这样做的一个重要原因是，除了分辨率增强技术(RET)之外，浸入式技 术已有较好的发展，而数值孔径为0.93的193纳米的镜头已经可以实现。当然， 更主要的因素还是成本问题。 所谓浸入式光刻是指在投影镜头与硅片之间用一种液体充满，以获得更好的 分辨率及增大镜头的数值孔径。今天，193纳米光刻机的数值孔径为0.85左右， 而采用浸入式技术后，可提高至1.0及以上。 (2) 氧化、扩散工艺 过去采用的批处理高温氧化/扩散工艺将逐步减少。对一些要 求较深扩散区域或较厚氧化层的工序还将进行小批量的高温 处理，这样有利于降低成本。由于源、漏区结深也随着沟道 长度一起缩小，为了获得浅结和精确的沟道掺杂剖面的控制， 单片加工的离子注入工艺正逐步取代批量处理的扩散工艺。 先进的CMOS IC已采用浅的沟槽隔离代替厚的场氧隔离，这 将进一步减少高温处理过程。为了从根本上改善器件性能， 纳米CMOS将采用很多新的器件结构，如薄膜全耗尽SOI、 提升的源漏区结构等。这些新的器件结构都不需要很厚的氧 化层和深的扩散区。原来长时间的批量的高温工艺将被放弃， 转而采用单片、多区加热的快速热处理。这不仅减少了高温 过程对电路性能的影响，而且有利于保证大硅片上器件性能 的均匀性。 (3) 薄膜沉积 现在已经全面采用化学气相沉积的方法沉积介质薄膜等， 对导体薄膜则采用物理气相沉积。今后CMOS IC将普遍 采用铜互连和低介电常数的介质材料，因此要发展适于铜 互连的新工艺技术。为了实现多层互连，要保证硅片表面 平整，化学机械抛光Chemical Mechanical Polish已经成为 一项重要的工艺技术。当然，未来的VLSI芯片将可能采 用射频互连或光互连，到那时某些信号线就不需要金属线 了。 随着半导体尺寸的不断缩小，芯片电路系统的互连所带来的 挑战并不亚于制造晶体管的挑战难度。尽管器件越小，晶体 管的性能通常也就越高，但这也会导致互连性能的下降，使 IC 制造的后端复杂性不断上升。 纳米CMOS器件新物理效应 沟道长度减小到一定程度后出现了一系列物理效应。 1.影响阈值电压的短沟道效应和窄沟道效应 一方面，沟道长度减小到一定程度后，源、漏结的耗尽区在 整个沟道中所占的比重增大，栅极下面的硅表面形成反型层 所需的电荷量减小，因此阈值电压减小。短沟道器件阈值电 压对沟道长度的变化非常敏感。 另一方面，衬底内耗尽区沿沟道宽度侧向展宽部分的电荷使 阈值电压增加。当沟道宽度减小到与耗尽层宽度同一量级时， 阈值电压增加十分显著。 2. 迁移率退化及载流子速度饱和效应 低场下迁移率是常数，载流子速度随电场线性增加。由于栅 氧化层厚度不断减小，而沟道区掺杂浓度不断增大，这就会 造成Si-SiO2界面处电场增强。一般界面处垂直于表面方向的 电场强度超过105V/cm，栅极与沟道间产生的高电场使载流 子局限在SiO2界面下狭窄的区域内，从而导致更多的载流子 散射，除了库仑散射和由于晶格振动引起的声子散射外，还 有表面散射，这些散射使迁移率下降的十分显著。 对于特征尺寸在100nm以下的CMOS器件，不仅垂直于表面 方向的电场增强，沿沟道方向的电场也在增大，后者会引起 载流子在沟道某一区域甚至整个区域速度饱和。 3. 影响器件寿命的热载流子效应 Hot Carrier Effect 器件特征尺寸进入100nm尺度后，器件内部的电场强度随器 件尺寸的减小而增强，特别在漏结附近存在强电场，载流子 在这一强电场中获得较高的能量，平均速度达到饱和，瞬时 速度不断增大，成为热载流子。 热载流子可能会越过Si/SiO2势垒，注入到氧化层中不断积累 而改变阈值电压，甚至流出栅层产生栅电流，从而影响器件 寿命；还可在漏极附近的耗尽区中与晶格碰撞产生电子—空 穴对，对于NMOS管，碰撞产生的电子形成附加的漏电流， 空穴则被衬底收集形成衬底电流，使总电流成为饱和漏电流 与衬底电流之和。衬底电流越大，说明沟道中的碰撞次数越 多，相应的热载流子效应越强。 4. 造成亚阈特性退化的漏感应势垒降低效应 亚阈区泄漏电流使得MOSFET器件关态特性变差，静态功耗 变大。在动态电路和存储单元中，它还可能导致逻辑状态发 生混乱。因此由短沟道引起的漏感应势垒降低效应成为决定 短沟道MOS器件尺寸极限的一个基本物理效应。 此效应又名双极晶体管寄生效应。源极、漏极与衬底形成了 两个背靠背二极管，对长沟道器件，亚阈电流很小，且与漏 电流无关。随着沟道长度减小，这两个背靠背二极管的距离 减小到一定程度后相互感应，双极晶体管机理开始起作用。 即使栅电压小于开启电压，漏电流也因双极晶体管作用而随 漏电压增大而增大，导致器件无法关断。 5. 源漏串联电阻的影响 随着MOS器件尺寸的缩小，晶体管源漏区的串联电阻成为困 扰器件性能的问题。当晶体管沟道缩短时，沟道的本征电阻 随之减小，而源漏区寄生电阻基本不变，因此寄生电阻的影 响不断扩大。本征电阻与寄生电阻的串联，使得有效工作电 压、工作电流和跨导下降。 6. 互连集成技术的挑战 导体的特征尺寸在小于50nm时会由于量子效应和结构效应引 起的电子散射使其电导率显著下降。 随着器件尺寸的缩小，寄生电容和电感效应变得显著。 7. 多晶硅耗尽效应 当器件特征尺寸进入100nm尺度后，由于栅介质不断减薄， 电场强度高达5MV/cm，而硅表面的电场强度也达到1MV/cm， 在如此高的电场作用下，由于有效掺杂浓度的限制，在多晶 硅栅—栅介质处被耗尽，形成空间电荷区，在电学上表现为 等效栅介质厚度增加，这就是所谓的多晶硅耗尽效应。 8. 其他量子效应 随着沟道长度缩小，硅表面电场强度增强，强电场下反型层 量子化引起了有效栅电容和阈值电压的变化和不断减薄的栅 氧化层上的量子隧穿电流等。 纳米MOS器件的栅技术 低介电常数材料 高介电常数栅介质 新型金属栅电极 low-k是一种“绝缘材料”。绝缘体不导电，但电场可以在其中存 在，并且在电学中起着重要的作用。绝缘体也被称为电介质(dielectric)， 电容器内的储电材料以及芯片内的绝缘材料等都是电介质。 为了定量分析电介质的电气特性，用介电常数k(permittivity或 dielectric constant)来描述电介质的储电能力。电容C定义为储存的电 量Q与电压E的比值，在相同电压下，储存的电量越多，则说明电容器 的容量越大。电容的容量与电容器的结构尺寸及电介质的k 值有关， 其中作为储电材料的电介质的k 值对电容容量的大小起着关键性作用， 制造大容量的电容器时通常是通过选择高k 值的电介质来实现的。 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 上根据k值的不同，把电介质分为高k(high-k)电介质和低 k(low-k)电介质两类。介电常数k ＞3.9 时，判定为high-k；而k≤3.9时 则为low-k。IBM将low-k标准规定为k≤2.8，目前业界大多以2.8作为 low-k电介质的k 值上限。 低介电常数材料有什么作用？ 在集成电路内部，由于ILD(Inter Layer Dielectrics，层间电介质)的存 在，导线之间就不可避免地存在分布电容，或者称之为寄生电容。分 布电容不仅影响芯片的速度，也对工作可靠性构成严重威胁。从电容 器容量计算公式中我们可以看出，在结构不变的情况下，减少电介质 的k值，可以减小电容的容量。因此，使用low-k电介质作为ILD，可 以有效地降低互连线之间的分布电容，从而可使芯片总体性能提升10 ％左右。 1.缩短了信号传播延时 集成电路的速度由晶体管的栅延时 (Gate Delay)和信号的传播延时 (Propagation Delay)两个参数共同决定，延时时间越短，信号的频率越高。 栅延时主要是由MOS管的栅极材料所决定，使用high-k材料可以有效地 降低栅延时。传播延时也称为RC延时(RC delay)，R是金属导线的电阻， C是内部电介质形成的电容。 RC 延时的表达式为： TRC=ρεL2/TD 公式中ρ 为金属的电阻率，ε (也记做k )是电介质的介电常数，L 为导线 长度，T 是电介质厚度，D 为金属导线厚度。 该公式反映了电路参数对TRC 的影响，公式中虽没有出现电阻R 和电容 C 两个符号，但又都与这两个参数有关。电阻率ρ 、导线的长度L 、导线 厚度D 三个参数与电阻R 有关，而介电常数ε 、导线长度L 两个参数与电 容C 的大小有关。 金属材料和绝缘材料对传播延时都会产生影响。由于铜(Cu)导线比 铝(Al)导线的电阻更低，FSG比SiO2的k值低，所以，铜互连与low-k工艺 的同时应用，将使得传播延时变得越来越短了。 2.降低了线路串扰 当一条传输线传送信号时，通过互感(磁场)在另一条传输线上产生感 应信号，或者通过电容(电场)产生耦合信号，这两种现象统称为串音 干扰，简称“串扰(crosstalk)”。串扰可使相邻传输线中出现异常的信 号脉冲，造成逻辑电路的误动作。 耦合串扰是由导线间的寄生电容引起的，根据容抗表达式XC=1/2πfC 可知：电容的容量C越大，XC越小，信号越容易从一根导线穿越电介 质到达另一根导线，线路间的串扰就越严重；信号的频率f越高，脉冲 的上升、下降时间越短，串扰也越严重。由于CPU速度不断攀升，信 号频率目前已超过3GHz，也就是晶体管可以在1秒钟开启和关闭的次 数高达30亿次！但是，线路串扰已经成为进一步提高频率的限制条件， 芯片技术的发展面临巨大挑战。鉴于k值与分布电容之间的因果关系， 寻求k值更低的IDL材料，最大程度地降低串扰影响，是保持芯片微型 化和高速化发展的一个有效途径。 从上面的分析可以得出两个结论：首先，芯片中使用low-k电介质作为 ILD，可以减少寄生电容容量，降低信号串扰，这样就允许互连线之 间的距离更近，为提高芯片集成度扫清了障碍；其次，减小电介质k值， 可以缩短信号传播延时，这样就为提高芯片速度留下了一定空间。 low-k并非十全十美 电介质作为芯片必备的一种材料，除了低k值外，电介质材料至少 应具备以下三个方面的特性：绝缘性能好、导热性好、便于制造。进 入90nm工艺后，low-k电介质的开发和应用是芯片厂商面临的难题。 由于low-k材料的抗热性、化学性、机械延展性以及材料稳定性等问题 都还没有得到完全解决，给芯片的制造和质量控制带来很多困难。采 用low-k材料后，多家芯片大厂的产品都出现过不同程度的问题。 与SiO2相比，low-k材料密度较低，这样带来两个问题，一是热传 导性能较差，不利于芯片内热量的散发，由此导致芯片热稳定性变坏； 二是铜更容易扩散进入绝缘层材料的孔隙中，不仅影响了互连的可靠 性，如果不采取适当防扩散工艺 措施 《全国民用建筑工程设计技术措施》规划•建筑•景观全国民用建筑工程设计技术措施》规划•建筑•景观软件质量保证措施下载工地伤害及预防措施下载关于贯彻落实的具体措施 ，情况严重时会因电解质中铜含 量过高而带来漏电和功耗升高问题。虽然电流泄露途径主要是“栅泄 漏(Gate leakage)”，但“电介质泄漏(Dielectric leakage)”问题也同样不 可忽视。在制造工艺上，由于low-k材料的松软结构和易渗透性，使得 CMP(化学机械研磨)和清洁工序变得更为艰难，并导致成品率下降和 生产成本的提高。 低介电常数材料在大规模集成电路中的应用 在集成电路工艺中，有着极好热稳定性、抗湿性的二氧化硅 （SiO2）一直是金属互联线路间使用的主要绝缘材料。而金属铝（Al） 则是芯片中电路互联导线的主要材料。然而，随着集成电路技术的进 步，具有高速度、高器件密度、低功耗以及低成本的芯片越来越成为 超大规模集成电路制造的主要产品。此时，芯片中的导线密度不断增 加，导线宽度和间距不断减小，互联中的电阻（R）和电容（C）所产 生的寄生效应越来越明显。随着集成工艺技术的提高（线宽的减小）， 由互联引起的信号延迟也就成为制约芯片性能提升的重要因素。 当器件尺寸小于0.25mm后，克服阻容迟滞（RC Delay）引起的信 号传播延迟、线间干扰以及功率耗散等，就成为集成电路工艺技术发 展不可回避的课题。金属铜（Cu）的电阻率（~1.7mW·cm）比金属铝 的电阻率（～2.7mW·cm）低约40%。因而用铜线替代传统的铝线就成 为集成电路工艺发展的必然方向。如今，铜线工艺已经发展成为集成 电路工艺的重要领域。与此同时，低介电常数材料替代传统绝缘材料 二氧化硅也就成为集成电路工艺发展的又一必然选择。 低介电常数材料的特点及分类 低介电常数材料大致可以分为无机和有机聚合物两类。目前的研究认为，降 低材料的介电常数主要有两种方法：其一是降低材料自身的极性，包括降低材料 中电子极化率，离子极化率以及分子极化率。在分子极性降低的研究中，人们发 现单位体积中的分子密度对降低材料的介电常数起着重要作用，材料分子密度的 降低有助于介电常数的降低。这就是第二种降低介电常数的方法：增加材料中的 空隙密度，从而降低材料的分子密度。 针对降低材料自身极性的方法，目前在0.18mm技术工艺中广泛采用在二氧 化硅中掺杂氟元素来降低材料的介电常数。氟是具有强负电性的元素，当其掺杂 到二氧化硅中后，可以降低材料中的电子与离子极化，从而使材料的介电常数从 4.2降低到3.6左右。为进一步降低材料的介电常数，人们在二氧化硅中引入了碳 元素：即利用形成Si-C及C-C键所联成的低极性网络来降低材料的介电常数。例 如无定形碳薄膜的研究，其材料的介电常数可以降低到3.0以下。 针对降低材料密度的方法，其一是采用化学气相沉积方法在生长二氧化硅的 过程中引入甲基，从而形成松散的碳掺杂的氧化硅，其介电常数在3.0左右。其 二是采用旋压方法（spin-on）将有机聚合物作为绝缘材料用于集成电路工艺。这 种方法兼顾了形成低极性网络和高空隙密度两大特点，因而其介电常数可以降到 2.6以下。但致命缺点是机械强度差，热稳定性也有待提高。 低介电常数材料或称low-K材料是当前半导体行业研究的热门话题。通 过降低集成电路中使用的介电材料的介电常数，可以降低集成电路的 漏电电流，降低导线之间的电容效应，降低集成电路发热等等。低介 电常数材料的研究是同高分子材料密切相关的。 SiLK是Dow Chemical开发的一种低介电常数材料，目前广泛用于集成 电路生产。目前已知SiLK是一种高分子材料，但是具体结构仍然是秘 密。SiLK的介电常数为2.6。目前已知SiLK是一种芳香族热固性有机材 料，含不饱和键，不含氟，不含氧和氮。SiLK以寡聚物溶液的形式提 供，通过spin coating到硅片上后在氮气下加热到320摄氏度去除溶剂并 初步交联。最终需要在400摄氏度以上保温来完成交联。 Black Diamond是应用材料公司推出的基于化学气相沉积碳搀杂氧化硅 的低介电常数材料。k=2.7。Black Diamond是现在使用最多的低介电 常数材料。有报道暗示Black Diamond的K值可以达到2.4。 纳米MOS器件的栅技术 低介电常数材料 高介电常数栅介质 新型金属栅电极 45纳米(nm)生产工艺 45纳米不是指的芯片上每个晶体管的大小，而是指芯片上晶体管和晶体 管之间导线连线的宽度，简称线宽。半导体业界习惯上用线宽这个工艺 尺寸来代表硅芯片生产工艺的水平。 根据摩尔定律，不断缩小的器件尺寸使得最早达到极限的部件是组成晶 体管的栅极氧化物—栅极介电质，现有的工艺都是采用二氧化硅(SiO2) 层作为栅极介电质。65纳米工艺的晶体管中的二氧化硅层已经缩小到只 有5个氧原子的厚度了。作为阻隔栅极和下层的绝缘体，二氧化硅层已 经不能再缩小了，否则产生的漏电流会让晶体管无法正常工作。 科学家开始寻找比二氧化硅更好的绝缘体，后者需要具有比二氧化硅更 高的介电常数（能够更好地存储电荷）和更好的场效应特性。一种基于 金属铪(Hafnium)的氧化物最终成为替代材料，但它和原来的多晶硅栅 极并不兼容，于是英特尔采用金属代替多晶硅作为栅极材料，而且对于 PMOS和NMOS晶体管采用的金属是不一样的，因此英特尔45纳米的处 理器中有2种金属作为栅极材料。 电介质有使空间比起实际尺寸变得更大或更小的属性，这是因为 介质在外加电场时会产生感应电荷而削弱电场。如果有高介电常数的 材料放在电场中，场的强度会在电介质内有可观的下降。 介电常数愈小绝缘性愈好。因此高介电常数材料的作用并不能起 到更加绝缘的作用，而是能够更好的削弱电场。 “高介电栅介质+金属栅极晶体管是自上世纪60年代晚期推出多晶 硅栅极金属氧化物半导体（MOS）晶体管以来，晶体管技术领域里最 重大的突破。” Gordon Moore 由于CMOS工艺需要同时具备NMOS和PMOS器件，采用高介电 材料/金属栅电极需要采用三种新材料：一种高介电绝缘材料；一种用 于NMOS的金属（金属功函数4.2 eV）；以及一种用于PMOS的金属 （金属功函数5.2 eV）。总的来说，这种方法就是使用两种不同“功 函数”的金属和一种绝缘材料。 新技术 SOI（Silicon-On-Insulator，绝缘衬底上的硅）技术是在顶层硅和背衬底之间引入了一层 埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实 现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种 材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及 特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集 成电路的主流技术。 通常根据在绝缘体上的硅膜厚度将SOI分成薄膜全耗尽FD（Fully Depleted）结构和厚膜 部分耗尽PD（Partially Depleted）结构。由于SOI的介质隔离，制作在厚膜SOI结构上的器件 正、背界面的耗尽层之间不互相影响，在它们中间存在一中性体区，这一中性体区的存在使 得硅体处于电学浮空状态，产生了两个明显的寄生效应，一个是“翘曲效应”即Kink 效应， 另一个是器件源漏之间形成的基极开路NPN寄生晶体管效应。如果将这一中性区经过一体接 触接地，则厚膜器件工作特性便和体硅器件特性几乎完全相同。而基于薄膜SOI结构的器件由 于硅膜的全部耗尽完全消除“翘曲效应”，且这类器件具有低电场、高跨导、良好的短沟道 特性和接近理想的亚阈值斜率等优点。因此薄膜全耗尽FDSOI应该是非常有前景的SOI结构。 目前比较广泛使用且比较有发展前途的SOI的材料主要有注氧隔离的SIMOX(Seperation by Implanted Oxygen)材料、硅片键合和反面腐蚀的BESOI(Bonding-Etchback SOI)材料和将 键合与注入相结合的Smart Cut SOI材料。在这三种材料中，SIMOX适合于制作薄膜全耗尽超 大规模集成电路，BESOI材料适合于制作部分耗尽集成电路，而Smart Cut材料则是非常有发 展前景的SOI材料，它很有可能成为今后SOI材料的主流。 纳米MOSFET的三种全耗尽衬底结构 单栅全耗尽衬底纳米CMOSFET 双栅全耗尽衬底纳米CMOSFET 三栅全耗尽衬底纳米CMOSFET