9.2动态逻辑电路

半导体集成电路第9章动态逻辑电路 基本电路的工作原理 动态逻辑电路的优缺点 动态逻辑电路中存在的问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 及解决方法 多米诺逻辑 内容提要CMOS静态逻辑电路pnAO逻辑门的 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 OABAAABBB输入信号加在栅极上，而输出电压从漏极输出输出为低电平逻辑时，NMOS网工作输出为高电平逻辑时，PMOS网工作OpAnpBn优点：低功耗缺点：随着逻辑的复杂性增加，晶体管成倍增加知识点复习-1逻辑门的设计传输门逻辑电路输入信号可以从栅极、源极、漏极输入使用传输门构成传输门逻辑知识点复习-2特点：需要的晶体管数目少动态逻辑动态逻辑电路逻辑部分由输出低电平的NMOS网组成输出信号与电源之间插入了栅控制极为时钟信号的PMOS,NMOS网与地之间插入了栅控制极为时钟信号的NMOSffNMOS电路网OUT预充管求值管逻辑部分一、动态逻辑电路的工作原理晶体管的栅极电容存储效应一、动态逻辑电路的工作原理动态逻辑电路1.时钟脉冲为低电平时：OUT=VDD一、动态逻辑电路的工作原理P1管导通，N1管截止2.时钟脉冲为高电平时：OUT=所定逻辑一、动态逻辑电路的工作原理P1管截止，N1管导通一、动态逻辑电路的工作原理举例1：2输入或非门fABOUTOUTAB一、动态逻辑电路的工作原理举例2：2输入与非门fABOUTOUTAB一、动态逻辑电路的工作原理举例3：2输入与非门fABOUTOUTAB二、动态逻辑电路的优点动态逻辑电路静态逻辑电路2NAND2NOR优点 输入电容减半. 只使用开关速度比较高速的NMOS 只要输入电压高于阈值电压，电路开始工作与静态逻辑电路相比，动作速度快2-3倍，通常应用于高速电路AB动态四输入与非门1.输出信号一旦错误的放电一次，便不能输出高电平。2.噪声耐性、漏电流耐性较低。3.有时间制约。低电平输入只有在“precharge”区间内输入才有效，在“evaluate”区间内，输入信号只能从低电平高电平变化。不改进，不能直接使用三、动态逻辑电路的缺点fABOUTOUTAB四、动态逻辑电路存在的问题-1:电荷泄漏CLKCLKOutA=0MpMe对最小工作频率有 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 ,为KHzLeakagesourcesCLKVOutPrechargeEvaluate1234leakagesourcesarereverse-biaseddiode(1)andthesub-thresholdleakage(2)oftheNMOSpulldowndevice.ChargestoredonCLwillleakawaywithtime(inputinlowstateduringevaluation)Requiresaminimumclockrate-sonotgoodforlowperformanceproductssuchaswatches(orwhenhaveconditionalclocks)PMOSprechargedevicealsocontributessomeleakageduetoreversebiasdiode(3)andsubthresholdconduction(4)that,tosomeextent,offsetstheleakageduetothepulldownpaths.泄漏电荷的影响Out电荷泄漏的解决方法CLKCLKMeMpAB!OutMkpKeeper 增加电荷保持电路Duringprecharge,OutisVDDandinverteroutisGND,sokeeperisonDuringevaluationifPDNisoff,thekeepercompensatesfordrainedchargeduetoleakage.IfPDNison,thereisafightbetweenthePDNandthePUN-circuitisratioedsoPDNwins,eventuallyNotePscduringswitchingperiodwhenPDNandkeeperarebothonsimultaneously四、动态逻辑电路存在的问题-2:电荷分配问题：2输入NAND的输入信号(A,B)从(“L”,”H”)(“H”,”L”)变化时，输出应保持高电平不变①A=“L”B=“H”,信号“B”控制的nMOS管导通，D点电位变为零。②假设在电路的预充电阶段，D点的电位保持为零。③设在评估阶段，A=“H”B=“L”,电荷被Cc，Ca分配，C点的电位下降。CLKABCCAinitiallydischargedandCLfullycharged.解决方法:对中间节点也进行预充电CLKCLKMeMpABOutMkpCLKCLKCLKBAOutMpMe四、动态逻辑电路存在的问题-3:时钟馈通DangeristhatsignallevelscanriseenoughaboveVDDthatthenormallyreverse-biasedjunctiondiodesbecomeforward-biasedcausingelectronstobeinjectedintothesubstrate.时钟馈通CLKCLKIn1In2In3In4OutIn&CLKOutTime,nsVoltage时钟馈通ClockfeedthroughClockfeedthrough动态逻辑门的级联问题CLKCLKOut1InMpMeMpMeCLKCLKOut2Vt在评估阶段，只允许有01的跳变!Out2shouldremainatVDDsinceOut1transitionsto0duringevaluation.However,sincethereisafinitepropagationdelayfortheinputtodischargeOut1toGND,thesecondoutputalsostartstodischarge.Theseconddynamicinverterturnsoff(PDN)whenOut1reachesVTn.Settingallinputsofthesecondgateto0duringprechargewillfixit.Correctoperationisguaranteed(ignoringchargeredistributionandleakage)aslongastheinputscanonlymakeasingle0->1transitionduringtheevaluationperiod多米诺逻辑In1In2PDNIn3MeMpCLKCLKOut1In4PDNIn5MeMpCLKCLKOut2Mkp11100001EnsuresallinputstotheDominogatearesetto0attheendoftheprechargeperiod.Hence,theonlypossibletransitionduringevaluationis0->1Additionaladvantageisthatthefan-outofthegateisdrivenbyastaticinverterwithalow-impedanceoutputthatincreasesthenoiseimmunity.Thebufferalsoreducesthecapacitanceofthedynamicoutputnodebyseparatinginternalandloadcapacitances.Finally,theinvertercanbeusedtodriveableedertocombatleakageandchargeredistribution.为什么称做多米诺?In1CLKCLK跳变象多米诺骨牌!np-CMOS(Zipper)In1In2PDNIn3MeMpCLKCLKOut1In4PUNIn5MeMp!CLK!CLKOut2(toPDN)11100001在评估阶段：对PDN网只允许有01跳变对PUN网只允许有10跳变tootherPDN’stootherPUN’sAlsocalledzipperlogicandNORA(norace)logic-In4andIn5mustbefromPDN’sDECalphausesnp-CMOSlogic(Dobberpuhl)HavetosizethePUN’stoequalizethedelaytothatofthePDN’sReallydenselayoutsandveryhighspeed(20%fasterthandominowiththecorrectsizing)Reducednoisemargin(aswithanydynamicgate)Havetwoclocksignalstogenerateandroute-CLKand!CLK如何选择逻辑方式设计的简易程度，鲁棒性，面积，速度，功耗 动态逻辑电路对实现快速、小的复合门方面具有优势，但具有电荷泄漏、电荷分配等效应，设计时需考虑。 静态互补CMOS组合逻辑电路具有好的噪声容限，完善的自动化设计工具，因此是最好的通用型逻辑设计方式。但对于大扇入的复合逻辑门会导致面积和性能的退化。 传输门逻辑在一些如：多路选择器，以异或门为主的逻辑（如加法器）等特定的电路中具有明显的优势。CurrenttrendistowardsanincreaseduseofcomplementarystaticCMOS-toolsdriventhatemphasisoptimizationatthelogiclevelratherthanthecircuitlevelandthatputapremiumonrobustness.StaticCMOSisalsomoreamenabletovoltagescalingthansomeoftheotherapproaches.作业：请分析下列电路的工作原理，画出输出端OUT的波形。fABC西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程leakagesourcesarereverse-biaseddiode(1)andthesub-thresholdleakage(2)oftheNMOSpulldowndevice.ChargestoredonCLwillleakawaywithtime(inputinlowstateduringevaluation)Requiresaminimumclockrate-sonotgoodforlowperformanceproductssuchaswatches(orwhenhaveconditionalclocks)PMOSprechargedevicealsocontributessomeleakageduetoreversebiasdiode(3)andsubthresholdconduction(4)that,tosomeextent,offsetstheleakageduetothepulldownpaths.西安理工大学微电子学硕士课程Duringprecharge,OutisVDDandinverteroutisGND,sokeeperisonDuringevaluationifPDNisoff,thekeepercompensatesfordrainedchargeduetoleakage.IfPDNison,thereisafightbetweenthePDNandthePUN-circuitisratioedsoPDNwins,eventuallyNotePscduringswitchingperiodwhenPDNandkeeperarebothonsimultaneously西安理工大学微电子学硕士课程CAinitiallydischargedandCLfullycharged.西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程DangeristhatsignallevelscanriseenoughaboveVDDthatthenormallyreverse-biasedjunctiondiodesbecomeforward-biasedcausingelectronstobeinjectedintothesubstrate.西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程Out2shouldremainatVDDsinceOut1transitionsto0duringevaluation.However,sincethereisafinitepropagationdelayfortheinputtodischargeOut1toGND,thesecondoutputalsostartstodischarge.Theseconddynamicinverterturnsoff(PDN)whenOut1reachesVTn.Settingallinputsofthesecondgateto0duringprechargewillfixit.Correctoperationisguaranteed(ignoringchargeredistributionandleakage)aslongastheinputscanonlymakeasingle0->1transitionduringtheevaluationperiod西安理工大学微电子学硕士课程EnsuresallinputstotheDominogatearesetto0attheendoftheprechargeperiod.Hence,theonlypossibletransitionduringevaluationis0->1Additionaladvantageisthatthefan-outofthegateisdrivenbyastaticinverterwithalow-impedanceoutputthatincreasesthenoiseimmunity.Thebufferalsoreducesthecapacitanceofthedynamicoutputnodebyseparatinginternalandloadcapacitances.Finally,theinvertercanbeusedtodriveableedertocombatleakageandchargeredistribution.西安理工大学微电子学硕士课程西安理工大学微电子学硕士课程AlsocalledzipperlogicandNORA(norace)logic-In4andIn5mustbefromPDN’sDECalphausesnp-CMOSlogic(Dobberpuhl)HavetosizethePUN’stoequalizethedelaytothatofthePDN’sReallydenselayoutsandveryhighspeed(20%fasterthandominowiththecorrectsizing)Reducednoisemargin(aswithanydynamicgate)Havetwoclocksignalstogenerateandroute-CLKand!CLK西安理工大学微电子学硕士课程CurrenttrendistowardsanincreaseduseofcomplementarystaticCMOS-toolsdriventhatemphasisoptimizationatthelogiclevelratherthanthecircuitlevelandthatputapremiumonrobustness.StaticCMOSisalsomoreamenabletovoltagescalingthansomeoftheotherapproaches.