DDR内存中的纠错码 (ECC)

       DDR内存中的纠错码(ECC)                         简介双倍数据速率同步动态随机存取内存（DDRSDRAM或简称DRAM）技术如今已成为几乎所有应用的主内存，无论是在高性能计算(HPC)，还是在注重功耗、面积的移动应用中。这要归功于DDR的诸多优势，包括高密度、简单架构、低延迟和低功耗。作为规定内存标准的标准组织，JEDEC定义并发展了四个DRAM类别，用于指导 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 人员准确满足其内存要求：标准DDR(DDR5/4/3/2)、移动DDR(LPDDR5/4/3/2)、图形DDR(GDDR3/4/5/6)和高带宽DRAM(HBM2/2E/3)。图1显示了典型的片上系统(SoC)中的内存子系统的结构图，该内存子系统包括DDR内存控制器、DDRPHY、DDR信道和DDR内存。根据JEDEC的定义，DDR信道由命令/地址和数据通道组成。以下显示的简化DDR内存可以代 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 上述四类中任何一类的DRAM内存组件。图1：SoC中的内存子系统框图内存子系统就像任何电子系统一样，也会因为设计故障/缺陷或任何一个部件中的电噪声而发生错误。这些错误分为硬错误（由设计故障引起）或软错误（由系统噪音引起或者由alpha射线引起的内存阵列位翻转，等）。顾名思义，硬错误是永久性的，软错误则是短暂性的。尽管从理论出发，大部分内存错误是由DRAM（具有大型内存阵列，并且每生成一次标准都会为了缩小工艺节点而变得愈加密集）造成，但是执行从控制器到DRAM的端到端保护，对于整体内存子系统的稳定性是非常必要的。为了在运行时处理这些内存错误，内存子系统必须具有先进的RAS（可靠性、可用性和可维护性）功能，以在发生内存错误时进行修正，延长整个系统的正常运行时间。如果没有RAS功能，系统很可能会因为内存错误而崩溃。但是，RAS功能允许系统在出现可纠正的错误时继续运行，同时记录不可纠正错误的详细信息，以便将来进行调试。作为内存RAS功能的ECC内存子系统中最常用的一种RAS 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 是纠错码(ECC)内存。DDR控制器通过为实际数据生成ECCSECDED（单位纠错和双位检错）数据并存储到附加DRAM存储器中，可以对DRAM发送的数据进行单位纠错和双位检错。ECC生成和校验顺序如下： ECC数据由控制器根据实际的WR（写入）数据生成。内存同时存储写命令的数据和ECC数据。 在RD（读取）操作期间，控制器从内存读取数据和相应的ECC数据。控制器利用接收到的数据重新生成ECC数据，并将其与接收到的ECC数据进行比较。 如果两者匹配，则不会发生错误。如果不匹配，ECCSECDED机制允许控制器纠正任何单bit错误并检测双bit错误。这种ECC方案提供端到端的保护，以防止可能在控制器和内存之间的内存子系统中发生的单bit错误。基于ECC的实际存储，ECC方案可能有两种类型：side-bandECC或inlineECC。在side-bandECC中，ECC数据存储在单独的DRAM上；在inlineECC中，ECC数据与实际数据一起存储在同一个DRAM上。DDR5和LPDDR5支持的数据速率远高于其前代产品，因此它们支持更多ECC功能，以增强内存子系统的稳定性。DDR5中的On-dieECC和LPDDR5中的LinkECC就是两种此类RAS方案，可进一步增强内存子系统RAS功能。ECC方案Side-bandECCside-bandECC方案通常在应用中使用标准DDR内存（如DDR4和DDR5）实现。顾名思义，ECC数据作为边带数据连同实际数据发送到内存。例如，对于64位数据宽度，增加8个数位用于ECC存储。因此，当今企业级服务器和数据中心常用的DDR4ECCDIMM具有72位宽。这些DIMM有两个额外的x4DRAM或一个x8DRAM，用于额外的8位ECC存储。因而在side-bandECC中，控制器会同时读写ECC数据和实际数据。此ECC方案不需要额外的WR或RD开销命令。图2描述了side-bandECC的WR和RD操作流程。如果接收的数据没有错误，side-bandECC与inlineECC相比，延时损失最小。图2：side-bandECC的WR和RD操作流程InlineECCInlineECC方案通常在使用LPDDR内存的应用中实现。LPDDRDRAM具有固定信道宽度（LPDDR5/4/4X信道宽度为16位），因此inlineECC对于此类内存而言是一种昂贵的解决方案。例如，对于16位数据宽度，需要为7位或8位ECC位宽的inlineECC额外分配16位LPDDR信道。此外，7或8位ECC数据字段仅部分填充了16位额外的通路，导致存储效率低下，还给地址命令信道带来额外负载，可能会对性能有所影响。因此，inlineECC成为更适合用作LPDDR内存的解决方案。InlineECC中的控制器不需要额外的信道来存储ECC，而是将ECC数据存储在存储实际数据的同一DRAM信道中。因此，内存信道的总体数据宽度与实际数据宽度相同。在inlineECC中，16位信道内存被分区，使得内存的专用部分被分配给ECC数据存储。当ECC数据未与读写数据一起发送时，控制器为ECC数据生成单独的开销WR和RD命令。因此，实际数据的每条WR和RD命令都伴有一条ECC数据的开销WR和RD命令。高性能控制器通过在一条ECCWR命令中封装几个连续地址的ECC数据，以此来降低此类ECC命令的损失。同样，控制器在一条ECCRD命令中读取内存发出的若干连续地址的ECC数据，并且可以将读出的ECC数据，应用于该连续地址产生的实际数据。因此，流量模式越有序，此类ECC开销命令造成的延迟损失越小。图3描述了inlineECC的WR和RD操作流程。图3：InlineECC的WR和RD操作流程On-dieECC每一代DDR的发展，DRAM容量通常都会增加。DRAM供应商通常也会缩小工艺技术，以实现更高的速度和更经济的量产。面对更高的容量和速度以及更小的工艺技术，DRAM内存阵列出现单位错误的可能性会增加。为进一步改善内存信道，DDR5DRAM配备额外的存储器，只用于ECC存储。On-dieECC是一种高级RAS功能，可获得DDR5系统的支持以实现更高的速度。DDR5DRAM为每128位数据额外设置8位的ECC存储空间。DRAM内部计算WR数据的ECC，并将ECC数据存储在额外的存储器中。在读取操作中，DRAM读出实际数据以及ECC数据，并且可以纠正任何读数据位上的任何单位错误。因此，on-dieECC进一步保护DDR5内存阵列免于产生单位错误。由于此方案无法针对DDR信道上发生的错误提供任何保护，所以on-dieECC会与side-bandECC结合使用，以增强内存子系统上的端到端RAS。图4描述了on-dieECC的WR和RD操作流程。图4：片上ECC的WR和RD操作流程LinkECCLink-ECC方案是一种LPDDR5功能，可保护LPDDR5链路或信道免受单位错误的影响。内存控制器计算WR数据的ECC，并在特定位上发送ECC和数据。DRAM基于接收到的数据生成ECC，对照接收到的ECC数据进行校验，并纠正任何单位错误。控制器和DRAM在读取操作中的作用是相反的。请注意，linkECC不针对内存阵列上的单位错误提供任何保护。然而，inlineECC与linkECC相结合，通过提供端到端的单位错误防护，增强了LPDDR5信道的稳定性。图5描述了linkECC的WR和RD操作流程。图5：Link-ECC的WR和RD操作流程结语纠错码(ECC)方案是一种获得广泛使用的内存RAS功能。使用标准DDR内存的应用通常实现side-bandECC，而使用LPDDR内存的应用则实现inlineECC。DDR5和LPDDR5信道具有更高的速度，因此SI效应很明显，现在，甚至DDR5和LPDDR5DRAM也分别支持on-dieECC和linkECC。新思科技的DesignWare®DDR5/4和LPDDR5/4IP解决方案提供先进的RAS功能，包括本文重点介绍的所有ECC方案。云基础设施技术需求（白皮书）DDR内存中的纠错码(ECC)