VerilogLED数码管驱动电路设计

PAGE!-项目编号ItemNo.06项目名称ItemLED数码管驱动电路设计训练对象Class微电子技术专业学时Time4课程名称Course可编程逻辑器件应用教材TextbookCPLD/FPGA应用技术目的Objective1.熟练使用QuartusII，掌握整个CPLD/FPGA开发 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 ；2.掌握LED数码管静态显示的VerilogHDL设计方法；3．掌握LED数码管动态显示的VerilogHDL设计方法实训2LED数码管驱动电路设计与实现一、实训设备、工具与 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 1．实训设备、工具PC电脑、FPGA开发系统、QuartusII应用软件。2．实训要求⑴每位学生独立完成项目的制作并撰写实训 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 ；⑵项目制作完成后由制作者按“验收标准”测试功能与参数，指导教师验收并登记成绩；⑶项目经指导教师验收后，由学生将全部实验设备整理后交指导教师验收并登记；⑷实训结束后1周内交实训报告。二、实训涉及的基本知识1.请画出七段LED数码管显示电路的输入输出结构2.列 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 描述共阴七段数码显示电路的输入输出关系和显示结果？七段数码管显示电路输入七段数码管显示电路输出LED显示字形in3in2in1in0gfedcba000001111110000100001101001010110112001110011113010011001104010111011015011011111006011100001117100011111118100111001119三、实训综合电路（七段译码器电路框图）动态显示电路框图：模10计数单个数码管显示电路框图：四、实训步骤1.阅读AlteraCyclongII开发系统用户手册，画出七段数码管的电路图和连接引脚。信号clkrstled[6]led[5]led[4]led[3]led[2]led[1]led[0]scan[3]scan[2]scan[1]scan[0]引脚89907374758385868797100102104值868773747515381828396981001022.设计应用 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 ，将十进制的0-9的BCD码转换成七段数码管的显示码（组合逻辑电路）七段LED数码管显示电路的Verilog代码：moduleqiduan_0(cnt,led);input[3:0]cnt;output[6:0]led;reg[6:0]led;always@(cnt)begincase(cnt)4'b0001:led=7'b0000110;4'b0010:led=7'b1011011;4'b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;4'b1010:led=7'b1110111;default:led=7'b0111111;endcaseendendmodule七段LED数码管显示电路仿真波形图：3.设计应用工程，四个数码管依次静态显示“1”、“2”、“3”、“4”；moduleled_1(a,led);input[1:0]a;output[10:0]led;reg[10:0]led;always@(a)beginif(a==2'b00)led<=11'b00010000110;elseif(a==2'b01)led<=11'b00101011011;elseif(a==2'b10)led<=11'b01001001111;elseled<=11'b10001100110;endendmodule4.设计应用工程，单个数码管完成从模10计数功能；分频器：modulefenpin25(clk,rst,clk_1hz);inputclk;inputrst;outputclk_1hz;regclk_1hz;reg[23:0]cnt;always@(posedgeclkorposedgerst)beginif(rst==1'b1)cnt<=24'd0;elseif(cnt==13107119)begincnt<=24'd0;clk_1hz<=~clk_1hz;endelsecnt<=cnt+1;endendmodule十进制计数器：modulecnt10(rst,clk,cnt);inputrst,clk;output[3:0]cnt;reg[3:0]cnt;always@(posedgeclk)beginif(rst==1'b0)cnt<=4'b000;elseif(cnt==4'd9)cnt<=4'b000;elsecnt<=cnt+1;endendmodule十进制计数器仿真波形图：LED译码器：moduleqiduan(cnt,led,scan);input[3:0]cnt;output[6:0]led;output[3:0]scan;reg[6:0]led;wire[3:0]scan;assignscan=4'b0001;always@(cnt)begincase(cnt)4'b0001:led=7'b0000110;4'b0010:led=7'b1011011;4'b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;4'b1010:led=7'b1110111;default:led=7'b0111111;endcaseendendmoduleLED译码器仿真波形图：顶层电路VerilogHDL代码：modulecnt10led(rst,clk,led,scan);inputrst;inputclk;output[6:0]led;output[3:0]scan;wire[3:0]cnt;wire[6:0]led;wire[3:0]scan;fenpin25u0(.clk(clk),.rst(rst),.clk_1hz(clk_1hz));cnt10u1(.clk(clk_1hz),.rst(rst),.cnt(cnt));qiduanu2(.cnt(cnt),.led(led),.scan(scan));endmodule框图：5.设计应用工程，LED数码管动态显示“1，2，3，4”，完成VerilogHDL设计；分频器：modulediv24(clk,rst,sclk);inputrst;inputclk;outputsclk;wiresclk;reg[23:0]cnt;always@(posedgeclk)beginif(rst==1'b0)cnt<=24'd0;elsecnt<=cnt+1;endassignsclk=cnt[23];endmodule二位计数器：modulecnt2(sclk,rst,cnt);inputsclk;inputrst;output[1:0]cnt;reg[1:0]cnt;always@(posedgesclk)beginif(rst==1'b0)cnt<=2'b00;elsecnt<=cnt+1;endendmodule二位计数器仿真波形图：LED译码器：moduleledyima(cnt,led);input[1:0]cnt;output[10:0]led;reg[10:0]led;always@(cnt)begincase(cnt)2'b00:led=11'b00010000110;2'b01:led=11'b00101011011;2'b10:led=11'b01001001111;2'b11:led=11'b10001100110;endcaseendendmoduleLED译码器仿真波形图：顶层电路VerilogHDL代码：moduleled_0(clk,rst,led);inputclk;inputrst;output[10:0]led;wiresclk;wire[1:0]cnt;div24u0(.clk(clk),.rst(rst),.sclk(sclk));cnt2u1(.sclk(sclk),.rst(rst),.cnt(cnt));ledyimau2(.cnt(cnt),.led(led));endmodule框图：五、验收标准1)程序运行正常；2)仿真功能和下载功能正常；六、扩展与改进七段LED数码管显示电路in0in1in2in3abcdefgabcdefgdp