DDR2设计规则学习笔记V0.1

仅供交流前瞻性把握机遇高效性技术创新DDR2设计规则学习笔记V0.1作者：汤子坫1.概述内存的发展在计算机或者其他嵌入式技术中占据重要的地位。随着CPU的处理数据量越来越大，对内存的要求也越来越高。如果内存不能及时的给CPU提供数据，那CPU将不得不长时间处于等待数据的状态，硬件资源闲置，性能自然无法发挥。内存的发展为：SRAMÆSDRAMÆDDRÆDDR2ÆDDR3；如果比较它们的性能，可以发现内存朝容量更大、速度更快、功耗更低、物理尺寸更小的方向发展。SDRAM目前在一些中低端的嵌入式中使用较多，具有很好的性价比。多数嵌入式的CPU带有SDRAM控制器。我们公司目前产品多数用此内存。DDR（即双倍速率SDRAM），由于较SDRAM只在上升沿读写数据而言，其上升下降沿均可触发传输数据。但是，DDR的高发热量和高频工作条件下产生信号不够清晰是制约着它发展的主要障碍；所以DDR在市面上用的相对较少。DDR2是DDR的二代内存，它的基本结构和DDR相似，但在很多性能有显著的提升。如，由于采用1.8V工作电压替代原先DDR的2.5V电压，使得功耗降低50%左右。还有，ODT(内建终结电阻)来简化DQ总线设计，可以降低多重反射、提高信号完整性并增加时序余量；引入无缝突发，采用FBGA封装缩减体积、降低功耗等。此内存技术在目前阶段，也比较成熟，在通用计算机或者较高端的嵌入式产品CPU（如智能手机等）有比较普及的使用。DDR3是DDR2的更新版内存，在DDR2中加入了数据同步设计，电压降低为1.5V，低功耗更进一步；8bit预取设计（DDR2为4bit）；采用点对点拓扑结构减轻地址/控制总线的负担；采用100nm以下的生产工艺；采用根据温度自动刷新、局部自刷新等新技术。目前阶段，DDR3代表了内存技术发展的最高水平，还处于刚刚推行阶段。其应用，还集中在高端的PC的内存上。相比之下，DDR2拥有很高数据吞吐率，是目前通用PC内存和高端的嵌入式系统的主流应用。所以，为了新的内存技术在今后部门产品的应用，整理并学习内存DDR2的设计知识，写此笔记。本文主要是在参考多家DDR2设计要求下进行 总结 初级经济法重点总结下载党员个人总结TXt高中句型全总结.doc高中句型全总结.doc理论力学知识点总结pdf 的，给出如何保证信号完整性和电源完整性的一般设计规则。具体的商家的建议，可以今后在选型确定后参考其产品datasheet或者应用笔记。一般这样的设计，多家推荐最好要先进行板级仿真找出不合理的设计，再发制造板图，方便得到比较稳定的性能。仅供交流前瞻性把握机遇高效性技术创新2.电源的考虑为了DDR2能可靠的工作，必须提供可靠稳定的电源供。DDR2由于电平摆幅小(如SSTL2为2.5V，SSTL18为1.8V，SSTL15为1.5V)，对参考电压稳定度要求很高，特别是Vref和VTT，提供DDR2时钟的芯片内部也常常使用模拟锁相环，对参考电源要求很高；由于VTT提供大电流，要求电源阻抗足够低，电源引线电感足够小；此外，DDR2同步工作的信号多，速度快，同步开关噪声比较严重，合理的电源分配和良好的去耦电路十分必要。主要需要三个电源供给：1）V(MEM)：JEDEC规定为normal1.8V，容差要求是5%（-1.9V~+1.9V）；它的稳定性非常重要。通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性，其中去耦电容从10nF到10uF大小不同，约有10个左右。另外，表贴电容最合适，它具有更小的焊接阻抗。2）VREF：为0.9V(=VMEM/2),对于较轻的负载(<4DDR器件)，常由V(MEM)通过电阻分压得到；对于较重的负载(>4DDR器件)，可使用IC来产生VREF。IC内部集成了两种电压VTT和VREF，其中VTT在重负载的情况下最高电流可达3.5A，平均电流为0A，VREF的电流比较小，一般只有3mA左右。常见厂家如下截图所示：由于VREF电压作为其他信号接收端的重要参考，故它的布线设计也是十分重要的，噪声范围必须符合JEDEC 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 。要求更加严格的容差性，但是它承载着比较小的电流。可以通过两个去耦电容就可以达到目标阻抗的要求，可以选用0.01uf。由于Vref相当重要，所以去耦电容的摆放尽量靠近器件的管脚。走线宽度：应该越宽越好，建议20mil以上;走线间距：建议25mil以上;包地走线：条件允许下;去耦电容：尽量靠近IC的管脚处，常用两个数量级电容滤波（100nF和1nF）。仅供交流前瞻性把握机遇高效性技术创新一主板的参考电源VREF设计叠加在VREF电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、抖动和漂移。很多电源芯片会把VREF和VTT从同一源输出，但是由于使用的目的不同，走线也完全不同。VREF最好和VTT在不同平面，以免VTT产生的噪声干扰VREF。3）VTT：总线的终端电压；具有相当大的挑战性，因为它不只要有严格的容差性，而且还有很大的瞬间电流，不过此电流的大小可以很容易的就计算出来。VTT电源应该单独划分一块平面来供应电流，且最好放在最后一颗DDR2存储器端。常可以通过增加0.1uf去耦电容和常用4.7uF和220uF储能电容来实现它的目标阻抗匹配和储能。走线宽度：最小150mil，推荐250mil，一般在表层或底层进行孤岛铺铜。上电时序：VTT开始上电必须在VDDQ之后，避免器件latch-up，推荐VTT和VREF同时上电如果并联终端匹配使用排阻的方式上拉，那么最好每个排阻（或每4个电阻）都添加一个0.1μF或0.01μF的去耦电容，这对于改善信号的完整性、提高DDR总线的稳定性都有很好的效果。仅供交流前瞻性把握机遇高效性技术创新仅供交流前瞻性把握机遇高效性技术创新3.印制电路板叠层推荐使用6层/8层电路板，以6层为例，分布如下：电路板的阻抗控制在50~60ohm；印制电路板的厚度不定，可以1.2mm或者1.6mm等；填充材料Prepreg厚度可变化范围是3~6mil，电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随着频率，温度等因素变化。FR-4就是一种典型的介电材料，在100MHz时的平均介电常数为4.2。推荐使用FR-4作为PCB的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。一般来说，DQ、DQS和时钟信号线选择VSS作为参考平面，因为VSS比较稳定，不易受到干扰，地址/命令/控制信号线选择VDD或VSS作为参考平面，因为这些信号线本身就含有噪声。为了避免串扰，数据信号组与地址/命令/控制信号组之间的走线间距至少20mil，建议它们在不同的信号层走线；时钟信号组走线尽量在内层，用来抑制EMI，并行蛇形走线宽度最好大于25mil。如果基于成本考虑，不得不选用电源层作为参考面，则DDR2供电电源平面需包围整个DDR2走线范围，且边缘要留有余量（30-40mil），电源与地平面间的阻抗在整个带宽范围内要足够低。4.数据信号组信号有：DataGroup0:DQ0-DQ7,DM0,DQS0(/DQS0)DataGroup1:DQ8-DQ15,DM1,DQS1(/DQS1)········································DataGroup7:DQ56-DQ63,DM7,DQS7(/DQS7)以地平面作为参考面，给信号提供完整的地平面回路，同组的要在一个平面内走线，务必保证其不能跨越槽或缝，低阻抗回流路径非常重要。特征阻抗：DQ等单端信号控制在50-60欧姆，DQS0(/DQS0)等差分的控制在100-120欧姆；对于同一组数据线及其对应的DQSTROBE线，如DQ[7：0]、DM0与DQS0、DQS0#，应布在同一层，以减小信号偏差。布线的过孔数量要一致，不超过2个，最好不要。DQS0(/DQS0)等差分信号线要尽量避开与有大干扰的、高速的信号线毗邻，如时钟芯片等。DDR2有ODT技术，所以数据线上可以不必接端接电阻。其他约束详见“8.规则控制”部分。5.地址/命令信号组仅供交流前瞻性把握机遇高效性技术创新信号有：SDA0-SDA12(SDA15),SDBA0,SDBA1,/SDRAS,/SDCAS,/SDWE以地/电源平面作为参考面，给信号提供完整的地或电源参考平面回路。特征阻抗：控制在50-60欧姆；其他约束详见“8.规则控制”部分。本组信号不要和数据信号组在同一个电阻排内。6.控制信号组信号有：SDCS0-SDCS3,SDCKE0-SDCKE3,SDODT0-SDODT3控制信号组的信号最少，只有时钟使能和片选两种信号。仍需要有一个完整的地平面或者电源平面作参考。其他约束详见“8.规则控制”部分。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。7.时钟信号组信号有：SCLK0-SCLK3，SCLKN0-SCLKN31)走线长度：Intel要求在500-5000mil以内，建议尽量缩短走线长度。2)走线宽度：4-8mil，通常走线5mil；走线间距：20mil以上。3)阻抗控制：差分阻抗100ohm4)过孔数量：根据负载数量定，越少越好。5)串接电阻：在CLK及/CLK上各串接0ohm电阻，通常靠近驱动端放置。6)并联电阻：在CLK及/CLK间并接100ohm电阻，通常靠近负载端（接收端）放置。7)并联电容：建议在CLK及/CLK间并联pF电容，可用于调整时钟信号相位，通常使用5pF并靠近负载端放置。8)差分Clock信号间并联电阻拓扑参考如下：仅供交流前瞻性把握机遇高效性技术创新8.规则控制（ 说明 关于失联党员情况说明岗位说明总经理岗位说明书会计岗位说明书行政主管岗位说明书 ：与不同的DDR2的速率相关，以下为频率在333MHZ以下适用）1）线长走线增加一个过孔，1.6mm板厚大概相当于增加了90mil的传输线长度。对于走线长度应把封装内部引线长度计算在内。在能够满足布线空间的情况下，信号走线长度越短越好，一般所有都控制在2inch(5cm)以内，可以以时钟线作为参考线。在同组内的信号，长度差（匹配距离）越小越好。各信号线的长度匹配总结如下表：Data/Strobe0Data/Strobe1-7Address/CMDControlClockData/Strobe0<20mils<100mils--250milsData/Strobe1-7<100mils<20mils--250milsAddress/CMD--<100mils<100mils100milsControl--<100mils<100mils100milsClock250mils250mils100mils100mils<10mils(差分同）说明：各种信号与时钟信号等长的关系：（与速率有关系）信号类别最小长度最大长度控制线时钟线长度0mil时钟线长度+200mil命令线时钟线长度0mil时钟线长度+200mil数据STROBE线时钟线长度-250mil时钟线长度+250mil数据线-数据STROBE线（同一数据组）STROBE长度-220milSTROBE长度-180m2）线宽信号的走线宽度的设置可参考如下说明：一般最小4mil，其他可以看具体情况定。线仅供交流前瞻性把握机遇高效性技术创新宽与阻抗的控制联系密切。上图为飞思卡尔半导体的推荐值。3）线间距(说明：基于线宽为5mil)通常按组内3W，组间4W的原则DQS与其他非数据信号的距离至少要控制在4W。相同组内其他DDR2信号非DDR2信号Data/Strobe010mils15mils25milsAddress/CMD10mils15mils25milsControl10mils15mils25milsClock15mils20mils25mils4）阻抗控制IntelFreescale例子通常单端信号42ohm50-60ohmData55ohm差分信号70ohm100-120ohmClock100ohm5）串并联端接电阻串行端接，主要应用在负载DDR器件不大于4个的情况下。对于双向I/O信号来说，例如DQ，串行端接电阻Rs放置在走线的中间，用来抑制振铃，过冲和下冲。对于单向的信号来说，例如地址线，控制线，串行端接电阻放置在走线中间或者是信号的发送端，推荐放置在信号的发送端。说明：DDR的CK与CK#是差分信号，要用差分端接技术。并行端接，主要应用在负载SDRAM器件大于4个，走线长度>2inch，或者通过仿真验证需要并行端接的情况下。并行端接电阻Rt取值大约为2Rs，Rs的取值范围是10~33ohm，故仅供交流前瞻性把握机遇高效性技术创新Rt的取值范围为22~66ohm。具体设定的阻值还是应该依据信号完整性仿真的结果。如果有必要的话，所有DDR的数据，地址，命令，控制线都是SSTL_2接口，要使用single-endedParallelTermination，如上图。CKE也可以使用这种端接。6）多片DDR2拓扑结构参考：AFidus设计参考BMicron设计参考,其中需要注意1stT、2stT、TL5、TL6的说明。CIntel参考设计。仅供交流前瞻性把握机遇高效性技术创新当然，以上仅是以单通道4片DDR2为例。还有2片、8片、16片以及多通道等设计情况，具体案例具体分析，只要是正确的拓扑，便于走线且能够满足设计要求，均可采用。以上拓扑也适用于反正对贴DDR2。建议使用T形或星形的拓扑，不要用菊花型。如下图所示，为一主板上两片DDR2其一地址线的T形走线：T形拓扑结构仅供交流前瞻性把握机遇高效性技术创新9.结语在带有DDR2的嵌入式系统主板中，设计PCB最难的部分莫过于DDR2的走线设计。好的走线就等于有了好的信号完整性和好的时序匹配，总线在高速输入／输出数据过程中就不会出错，甚至能够有更好的抗串扰和EMC能力。DDR2总线并行传输且速率较高，在设计过程中如果没有按照严格的约束进行布线，在设备后期调试过程中，将会出现各种各样异常问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 ，甚至是系统根本无法启动。而这些问题在查找和调试中很难发现，以至于无法完成硬件的开发。最好的方法就是在设计时就充分考虑信号完整性和时序匹配的问题，在走线时就把这些规则运用进去；如果有条件，可以做一下仿真，预先验证一下设计。这样做出来的设计，系统的稳定性和可靠性才会更高。[参考文献]1.Freescale《hardwareandlayoutDesignconsiderationsforDDRmemoryinterfaces》2.FreescalehardwareandlayoutDesignconsiderationsforDDR2SDRAMmemoryinterfaces》3.Samsung《S5PC100User'sManual》&《S5PC100LayoutGuide》4.TexasInstruments《ImplementingDDR2PCBLayoutontheTMS320C6455》5.JEDECSTANDARD《DDR2SpecificationRev1.3》6.Intel《BasicMobilePlatform08Designguide》7.Fidus《SignalandPCBlayoutconsiderationsforDDR2-800》8.Micron《DDR2packagesizesandlayoutbasics》9.《网络其他DDR2、高速布线相关文章》