百万门系统级芯片的后端设计

百万门系统级芯片的后端设计 第10卷,第5期 Vo1. 10,No. 5 电子与封装 ELECTR0NICS&PACKAG1NG 总第85期 2010年5月 , 一 , 屯路设计 百万门系统级芯片的后端设计 张玲,罗静 (中国电子科技集团公司第58研究所,江苏无锡214035) 摘要:采用0.18m及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的 互联线效应,信号完整性对芯片时序带来的影响,时序收敛因为多个设计变量的相互信赖而变得相当 复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对 性的后端设计流程.文章介绍了采用Synopsys公司Astro后端工具对一款百万门级,基于0.18”m工 艺SoC芯片后端设计的过程,分为后端设计前的数据准备,布局规划,电源设计,单元放置及优化, 时钟树综合,布线等几个阶段进行了重点介绍.同时考虑到深亚微米工艺下的互联线效应,介绍了 如何预防串扰问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求. 关键词:时钟树;串扰;时序 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 ;时序优化 中图分类号:TN402文献标识码:A文章编号:1681-1070(2010)05—0025-05 ABack—endDesignProcessforSoC ZHANGLing,LUOJing (ChinaElectronicsTechnologyGroupCorporationNo.58ResearchInstitute,Wuxi214035,China) Abstract:Using0.18Umandbelowtechnologiesathigh-performanceVLSIchipsisfacingmanychallen ges. Suchasi’nterconnectlineeffectbyfeaturesizeshrink,theimpactoftimingfromthesignalintegrity,andth e timingcomplicatedbecausetheinterdependenceofmanydesignvariable.Sodesignershavetobedeeply involvedinphysicaldesign,useeffectiveEDAtools,andhavetodeveloptheback—enddesignflow.This paper introducestheback—endphysicaldesignprocessofaSoCbasedonatoolnamedAstroofSynopsys,andt he layoutisdisplayedandtapedoutinSMIC0.18”mCMOSprocess.Thisdesignisdividedintodatapreparat ion, floorplan,cellplacement,clocktreesynthesis,routingandSOon.Consideringtheinterconnecteffectoft he deepsub—micronprocess,thispaperdescribeshowtopreventcrosstalk,andhowtoensurethechiptimin gto meetthedesignrequirementthroughthewholeback—enddesign. Keywords:clock?.tree;crosstalk;time--analysis;time—-optimization l引言 集成电路后端设计过程是从RTL综合到GDS? 数据的实现过程,一个好的芯片版图设计为集成电 路物理设计和实施奠定了好的基础.随着集成电路 工艺与设计技术的不断发展,系统级芯片SoC已成 收稿日期:2010.02—25 为当今Ic的发展方向.如何缩短SoC芯片的设计 周期,同时解决芯片特征尺寸缩小,芯片规模达几 百万甚至上千万,时钟频率提高以及电压降等因素 使SoC芯片物理设计复杂度越来越高的问题,已成 为版图设计师需面临的主要设计挑战.用自动布局 布线工具来完成芯片后端设计可以节省宝贵的设计 时间,但后端设计绝不仅仅是自动化工具的掌握和 . 25. 第10卷第5期电子与封装 应用,结合电路特点开发有针对性的后端设计流程 对芯片的成功起着关键性作用. 本文介绍了采用Synopsys公司Astro后端工 具对一款百万门级,基于0.18m工艺SoC芯片 后端设计的过程,其中包括了设计之前的数据准 备,布局规划,电源设计,单元放置及优化,时 钟树综合,布线过程,另外还介绍了如何预防串 扰和如何保证芯片的时序能够满足设计要求.芯 片是基于0.18mSalicide1P6MCMOS工艺制造的 SoC芯片,规模约为200万门,工作频率100MHz,封 装引脚391个. 2芯片介绍 本文研究的芯片是一款为用户定制的专用SoC 芯片,采用0.18m1P6MSalicideCMOS常规工艺.芯 片内部集成有ARM核,全定制设计的IP,专用IP, DPLL,多个SRAMIPs等宏单元,是一个典型的全数 字SoC芯片,规模约为200万门.芯片采用双电源供 电方式工作,分别为3.3V与1.8V供电.电源地引 脚分为三组,其中两组为1.8V供电,一组为芯片内核 及端口前级驱动供电,一组为芯片DPLL供电;另一 组为3.3V供电,为芯片上所有端口后级驱动供电. 3芯片后端设计流程 此芯片后端设计采用Synopsys公司Astro工具 进行自动布局布线,芯片物理验证使用MentOr Graphics公司Calibre进行版图的DRC/LVS等检查,最 后使用主流寄生参数提取工具Star-RCXT进行寄生 参数提取并将抽取的网 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 用于门级与晶体管级的混 合后仿真验证. 3.1芯片布局布线流程 此芯片后端布局布线设计流程见图1. 3.2设计设置准备 这一步Astro完成对芯片做布局布线之前的准 备,首先创建一个设计库,然后把创建的设计库与 参考库链接起来,读入网表,并将网表展开.打开 设计库创建一个初始单元,然后把读入的网表捆绑 到该初始单元中. 3.3布局规划 布局规划是芯片设计的最初步骤,主要包含了 芯片大小的规划,芯片输入输出单元的规划以及硬 一 26一 核或模块的规划等.此芯片封装管壳为CPGA391,输 入输出单元的放置位置是按照封装的要求与用户的 实际情况摆放.芯片的硬核较多,同时封装时还要求 在芯片内叠放一片Flash裸芯片,并由主SoC芯片为 叠放的Flash裸芯片提供电源供电.这给芯片的布局 与操作的反复迭代带来了挑战. 设计设置准备 布局规划与电源设计 』单元放置及优化 JL\/ I时钟树综合 IJ7 l串扰预防及实现 II l布线及优化 ll l时序分析及控制 图1芯片布局布线流程 后端设计时我们首先设计了一个包含所有信 号及供电端口的Flash版图黑匣子.在版图黑匣子 里预先完成了PAD位置的精确摆放,摆放时考虑 了其他宏单元的位置以及全芯片走线的合理性; 在版图黑匣子里同时完成了这些PAD端口的电 源,地线网络全定制设计,并设计了与主芯片SoC 电源,地线环相连接的引脚(PIN),以便于后湍 设计过程中实现自动连接.通过将这个版图黑匣 子包装成为一个自行定义的IP模块,生成Astro 所需的所有模型,即可以方便完成正向布局布线 流程的纳入. 3.4电源规划及设计 电源规划是给整个芯片设计均匀的,供电充 分,满足长期工作可靠性的供电网络,并解决不同 电压之间的隔离问题,其中主要包括电源环(Power Ring)和电源条线(PowerStrips)规划.根据此芯片 的功耗(300mW)及电源网络的电迁移,电压降方 面的要求,采用了增加电源/地线宽度及供电引脚数 量的常用方法.由于芯片是采用0.18m1P6M SalicideCMOS工艺,根据工艺线提供的参数可知高 第10卷第5期张玲,罗静:百万门系统级芯片的后端设计 层金属较底层金属厚,方块电阻值小,承受电流能 力最强,因此设计时主要选择了高层金属作为电源 环.依照这个原则,水平方向放置Metal5,垂直方 向放置Metal6,但为了进一步减小电源,地线网络 上的寄生电阻及最小化由此带来的电源网络电压降 问题,芯片环形主电源环水平方向采用了Metal3/ Metal5叠层,垂直方向采用了Metal4/Metal6叠层的 设计方法.在芯片内部每隔一定距离放置电源,地 线的Strips,以减小到达晶体管上的电压降.将芯片 的电源,地环连到电源/地PAD的/PAD上, 将Strips连到主电源环上,将各个硬核的Ring连到 主电源环上,用一系列与 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 单元等宽的水平电源/ 地线将标准单元的电源/地与主电源环和Strips连接 起来,就形成了芯片完整,密集的电源,地线供电 “井”型网络. 为了更好地稳定电源,地线网络,在芯片设计 过程中,我们自行设计了专门的片内去耦电容,片 内去耦电容设计为标准单元形式,并生成布局布线 工具所需要的EDA模型,纳入本芯片的Astro流程, 与标准单元及其他宏单元一起完成自动布局布线, 很好地保证了设计流程的可重复性,使芯片物理设 计的反复迭代简单易操作.图2阴影部分为自动加 入的片内去耦电容. 图2芯片内自动插入的去耦电容示意图 3.5时钟树综合 时钟树综合是时序优化处理中最重要的一步, 时钟树综合的目的是减小时钟偏斜和插入延时.在 本芯片的时钟树综合中主要考虑了以下几点: 第一,要评价芯片时钟树综合的先后顺序.结合 本芯片存在八路不同频率时钟的特点,我们评价了 各路时钟进行时钟树综合的优先顺序,最终选择了 把最重要的时钟放在最后综合的时钟树综合方案; 第二,在Astr0中要明确时序参数及模型的设置; 第三,为时钟网络设置专门的布线规则.我们 采用了2倍于正常设计规则的线宽规则作为时钟线 的间距规则,以减小时钟和毗邻连线的耦合电容及 由此带来的信号间串扰; 第四,选择具有相同上升及下降时间的Buffer/ Inverter作为时钟树的驱动单元,便于更好地控制 ClockTree上的偏斜及插入延迟; 第五,考虑RC参数的优先布线原则并进行线长 优化等策略. 芯片中有多种工作模式,主要的两种工作模 式是DFT模式与Function模式,DFT模式的优先级 低于Function模式.时钟树综合时采用先综合低优 先级时钟,再综合高优先级时钟的策略,即先综合 DFT模式下的时钟树,再综合Function模式下的时 钟树.前端设计人员把SDC文件分成DFT模式下 的SDC文件和Function模式下的SDC文件,这两个 文件分别导入以上两种工作模式.时钟树综合的流 程示意图如图3所示.经过这种时钟树综合策略, 综合后的时钟树便能很好地满足此SoC芯片严格 的时序要求. 导入DFT模式下 的SDC文件 时钟树选项设置 综合时钟树 (DFT时钟) 重组扫描链 导入Function模式下 的SDC文件 时钟树选项设置 综合时钟树 (所有时钟) 图3芯片时钟树综合流程 3.6布线及优化 布线是继布局和时钟树综合后的一项重要工 作,其目的是将分布在芯片内部的模块,标准单元 和输入输出(I/0)单元按逻辑关系进行互联.在自 动布线的过程中,被分为三个步骤,即全局布线 (Globalrouting),详细布线(Detailrouting)和布线 修正(Search&Repair).全局布线速度快,时间短, 如果布线发现问题,可以及时解决调整,从而节省 时间.详细布线是布线的具体实现,在布线开始时 选择布线修正功能,在详细布线完成发现有错误时, 布线工具会自动去搜寻并修正错误. . 27. 第10卷第5期电子与封装 3.7串扰预防及实现 在0.18um设计中,信号完整性分析已经必不叮 少.它要解决的首要问题就是串扰.设置串绕阻止选 项可以在全局布线,Track分配及详细布线阶段有效 抑制大部分串扰现象. 本芯片设计时采用的串扰抑制方法还包括: (1)控制电源网络噪声.通过加入片上(On—Chip DecouplingCapacitance)去耦电容等各种策略以最大 限度降低芯片电源网络的噪声,具体做法已在电源 规划小节中介绍过; (2)增加信号线的布线间距; (3)转换到另一层连线(图4); (4)缩短平行走线的长度(图5); (5)将关键信号线进行屏蔽等. 在此芯片中,时钟是频率最高的信号线,与其 他信号线发生串扰的几率很大,所以通过有意增加 时钟网络布线间距的方法,使时钟树这个大的噪声 源本身的信号间噪声得到有效控制.通过利用工具 内嵌功能进行串扰分析和控制,串扰修复的多次迭 代,使全芯片噪声闽值(NoiseThreshold)控制在小 于0.35.(工具默认控制的阈值为0.45.). 图4走线换层示意图 图5缩短平行走线长度示意图 3.8时序分析及控制 在芯片的设计中,时序控制一直是后端设计的 . 28. 重中之重. 但是在整个后端布局布线流程中,特别是时钟 树综合,串扰分析及优化等流程都会影响芯片的时 序.所以在每一个关键的阶段都要进行芯片时序的 分析及优化,这些优化流程不能简单采用Astro提供 的基本流程,必须结合电路特点具体情况具体分析. 根据此芯片的实际情况,我们拟定时钟树综合阶段, 布线阶段,串扰优化阶段都为时序必查阶段.经过 以上步骤分析以后我们发现,还存在一些时序方面 不满足的情况,我们在流程中采取了另外一种补救 策略. 主要过程描述如下:首先在Astro完成布局布线 及时序优化,将网表及寄生参数SPEF文件输出至静 态时序分析工具PrimeTime中,由PrimeTime静态时 序分析工具分析两种工作模式下的时序情况,如果 出现建立,保持时间的违例,再将违例信息反馈至 Astro中,借助Astro的内嵌工具在时序违例处加入 修复单元,并进行ECO布线,完成后再次将网表及 寄生参数SPEF文件输出至PrimeTime中,由PrimeTime 工具分析.通过这个过程的反复迭代,直至满足芯 片所需的100MHz工作时的时序要求. 4结束语 本文介绍了采用Synopsys公司Astro后端工 具对一款百万门级SOC芯片进行后端设计的过 程,是笔者后端设计实践工作的一些经验 总结 初级经济法重点总结下载党员个人总结TXt高中句型全总结.doc高中句型全总结.doc理论力学知识点总结pdf . 在后端设计过程中不能单纯靠利用工具来实现, 而是要在整个芯片后端设计过程中紧密结合电路 的具体特点,高度重视电源网络,时钟树,时序, 串扰等各方面问题,同时必须认真分析和控制其 他一些物理因素,如天线效应,电迁移,电压降 等,找出针对芯片的具体解决方案方能设计出成 功的芯片. 芯片采用0.181TI1P6MCMOS工艺,在7.76mm ×7.76mm芯片尺寸内完成了一款用户定制的,工作 频率为100MHz的百万门级SoC芯片的后端设计,流 片后经过测试及板级应用验证,芯片的功能及性能 完全满足用户要求. 参考文献: 【1】陈春章,艾霞,王国雄.数字集成电路物理设计[M】匕京: 科学出版社,2005. 鞫鞠圈蘸蓬圈潮辫鞫翻豳