纳米时代的新型CMOS器件

纳米时代的新型C M O S器件 匆 北京大学微电子学研究所 甘学温 黄爱华 卜伟海 张兴 体硅 CM OS的主流技的集成度 技术已经发展了 25 年以上 , 成为 V Lsl术,通过不断缩小器件尺寸 CMO S V Lsl已增长了 6 个数量级, 电路性能也不断 提高 。 现在 , O , 1卜m (10 0nln ) 以下的 CMO S 器件已开 始从实验室走入生产线 , 已有文献报导研制出沟道长度 18 nln 的MO S 晶体管 。 CM O S 器件尺寸正在从微米范围 缩小到纳米尺度 , 25 nln 的 CM OS 产品可能将在 2 01 0 年 进人批量生产 。 进入纳米尺寸的 CMO S 器件将会遇到哪 些问题, 如何改进器件结构来适应这些新的挑战, 将是 纳米时代 CMO S 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 的重要课题 。 简单的等比例缩小不 能解决纳米 CM o S 面临的种种挑战, 在这种情况下 , 设 计的改进可能会有更大的作用 。在改进常规的体硅 c Mo s 器件结构设计的同时 , 发展了若干富有新意的器件结构 。 这些新的器件结构将有助于克服C MO S按比例缩小的限 制, 使 CM OS 技术在纳米时代继续日新月异的发展 。 压下工作 。用 sonm 的薄膜 5 0 1材料制作的 0 . 12脚 CMO S 分频器 , 在 IV 电压下工作频率为 1 . 2 G H z , 功耗只有 5 0林 W , 其功耗一延迟乘积比 E CL 和砷化稼 HB T 还要小 , 图 2 比较了这种 5 01 c M0 s分频器与其他电路的性能 。 2 . 凹陷沟道的 U T B 器件 对FD s0 IM 0 sF ET 减小沟道区硅膜厚度有利于抑制 短沟效应 , 因此 , 缩小到纳米尺度的 5 0 1器件必须采用 超薄体 (U TB ) 结构 。 但是 , 如果按常规 工艺 钢结构制作工艺流程车尿素生产工艺流程自动玻璃钢生产工艺2工艺纪律检查制度q345焊接工艺规程 实现 U T B 器件 , 源/漏区也相应减薄 , 这将导致很大的源/漏串联电 阻 , 使器件性能退化 。 凹陷沟道 u T B 器件利用局部场氧 的方法在沟道区形成凹陷的氧化层 , 然后再刻蚀掉该氧 一 、 新型 CMO S 器件 1 . SO ICM O S 50 1 技术 , 过去主要是用来制作一些特殊应用的电 路 , 如抗辐照电路 。 但是 , 近些年来 5 0 1技术越来越广 泛用于 CMO S V L sl 存储器和逻辑电路方面 , 预计将成 为21 世纪超大规模集成电路的主流技术之一 。 5 0 1CM0 s 可以解决体硅CM O S在器件尺寸缩小过程中出现的一些 间题 , 如浅结 、 软失效和门锁效应 , 等等 。 由于 5 01 器 件完全被介质隔离 (如图 1 所示) , 极大地减小了寄生电 容 , 使电路有更高的速度 , 或者在同样速度下有更低的 功耗。 一个环形振荡器 , 每 15 脚 器件宽度的负载电容 为 30 0作 , 在功耗不变的条件下 , 5 01 比体硅电路的延迟 减小 20%到 2 5% 。 全耗尽型 (FD ) SO IMO SFET 有利于 抑制短沟效应 , 具有很小的亚闭值斜率 , 更适合于低电 图1 SO ICM O S结构 冬 ‘0 姗姗(s) 一粼校校二二扮二_ _ _ _ _ _ _ _ .谷哭哭产产产《. 二~ ’一二苏盆:’’. . . . ⋯⋯ ~ ~ ~~~⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯气气哎哎哎哎... . . . . . . . . . . . . . ⋯⋯!!!I’’策《之{端v’’’’ ....10ml0’ 10 1 1 10 · 10 10一 1 0 ) 图2 SO I CMO S和其他电路性能比较 2 口口了 一 O 、、 卜!卜.卜.卜.Ž.L厂Ž011234众-0-0刁刀卜喊闪ƒ5 5550 1 (6腼) / 卜之 9 . 切加de (4- 7二))) 图3 凹陷沟道的U T B器件 vvvooo 翌翌 几几一一井井井默默臀臀臀臀臀乍乍麟{熬撇撇撇葬裁龚獭葬熬蒸蒸瓤瓤麟攀拳拳缎龚龚龚 4 双栅S0 1M O SFE T 结 ssso UAc世翌当D OU ,, 。。 51 1厕 }。 5 111 0 ] G A T E LE NG TH (阿 ) 图5 双栅和单栅SO IM 0 sF E T性能比较 图6 环栅M O SFET结构 化层 , 形成凹陷的沟道区和源/漏延伸区 , 外部较深的源/ 漏区可以减小串联电阻 。 图 3 给出了一种凹陷沟道 U T B 器件的结构 。 一个 40 lun 栅长的 n MO SFET 沟道区硅膜 厚度 4 nln , 栅氧化层厚度 4. 7nm , w巧卿 , 在 v 户 I V, V o = I V 的条件下最大电流达到 520 叭 , 亚闭值斜直是 7 5m V / d e e a d e , 相对 13 5 n m 的器件短沟效应引起的阑值 下降只有 0. 07 V 。 3 . 双栅 M O SFE T 在 5 0 1 CMO S 基础上发展了双栅 5 0 1MO SFE工 其 沟道是一层非常薄的硅膜 , 该层硅膜有 2 个栅 , 如图 4 。 这 2 个栅是电连接的 , 同时用来调整沟道 。 由于增加了 一个栅极 , 可以非常有效地限制漏端电场的影响 , 从而 有效抑制了短沟道效应 。 一个双栅 Mo sF E T 的阑值随漏 压以及栅长的变化要比一个具有相同沟道长度的单栅结 构小得多 。 图 5 比较了双栅和单栅 5 01 M o sF E T 的阂值 随栅长的变化 。 可以看出在硅膜厚度相同时 , 双栅 5 01 MO SFE T 的沟道长度可以比单栅 5 0 1MO SFE T 缩短 2 一3 倍 。 4 . 环栅 M O SFE T 为了进一步提高栅极对沟道的控制能力 , 可以使沟 道四周完全用栅极包围 , 这就是环栅 MO sFE T 。 环栅 MO sF E T 可以是水平沟道 , 也可以是垂直沟道, 图 6 是 一个柱形垂直环栅MO SF E T 结构 。 环栅器件应该比双栅 器件更有利于抑制短沟效应和改善亚闭值斜率 , 而且柱 形垂直沟道的环栅器件可以获得更高的集成密度 。 对相 同尺寸的 CMO S 反相器 , 采用环栅结构比平面 MO SFE T 减少 50 %的芯片面积 。用垂直环栅 MO sF ET 配合立体电 容在不牺牲速度和功耗的条件下可以使 64 M b D R A M 比 平面晶体管结构节省犯 .9 %的面积 , 对 I G bD R A M 可节 省 34 . 4% 的面积 。 对于给定的硅膜厚度‘和栅氧化层厚度锰 , 如果要 求同样的亚闭值斜率 , 环栅器件可以比双栅器件采用更 短的沟道长度, 这是因为环栅器件中栅电极对沟道电势 的控制能力更强 。 图 7 给出了环栅器件和双栅器件在不 同硅膜厚度情况下分别对应的最小沟道长度 , 可以看出 环栅器件比双栅器件比能优越 , 在同样条件下 , 环栅器 件的最小沟道长度可以比双栅器件小 40 %左右 。 5 . 镶嵌的金属栅 MO SFE T 当 Mo sFET 沟道长度缩小到 25 lun , 其最高频率可 戴副句 2即 , , e D o ub l e 一朋比 \, S = 7 0 m v洲d eC D IB L = 5 0 m V Cy 川d er 内J,Ž10仓众众仓 军工nl臼un厂ƒ毛‘„ 0 . 0 5 0 . 10 0 . 1 5 S ilie on T七i ck o e ss (1口1) 图7 环栅与双栅器件性能比较 极 , 图 8说明了这种工艺 流程 快递问题件怎么处理流程河南自建厂房流程下载关于规范招聘需求审批流程制作流程表下载邮件下载流程设计 。 在完成浅的沟槽隔离后 , 先用常规方法形成虚栅 (Po fy 一si 和 si q ) 图形 , 如图 8 ( 1 ) : 用虚栅自对准形成源 、 漏区 , si 凡侧墙用来控制 极浅的源 、 漏延伸区 , 如图 8 ( 2) ; 淀积 51 0 2 , 再用 c Mp 方法使表面平整 , 氮化硅膜作为 CMP的阻断层 , 如图 8 (3 ) ; 然后刻蚀掉虚栅 , 如图 8 ( 4) ; 用 HF 清洗表面 , 再生长新的栅绝缘层并淀积形成 A I/ TI N 或 w 汀iN 的金 属层 , 图 8 ( 5) : 用 CM p 方法得到需要的栅极图形 , 图 8 (6 ) 。 由于不用 犯E 形成栅电极图形 , 避免了表面损 伤 。 这种金属栅 M O SF E T 不仅极大地减小了串联电阻 , O 氦¼巍 而且提高了器件的可靠性。6. 单电子晶体管单电子晶体管实际是浮栅MO S 晶体管的极限情况 。。矍藻【夔昼蜜 粼 。夔嚼溉 )。巍 浮栅 M o s 晶体管有两层叠置的硅栅 , 上层硅栅作为栅 极引出 , 下层硅栅完全被氧化层包围与外界隔绝 , 因此 叫浮栅 。 通过隧道效应使电子注入浮栅或从浮栅发射 , 从而改变浮栅 M o s 晶体管的工作状态。 如果浮栅的尺 寸缩小到很小 (小于 10 lun ) , 由于量子限制和库仑势阻 图8 镶嵌工艺形成金属栅MO SFET 挡效应使电子能级间隔增大 , 在室温下浮栅只能容纳 1 个 (或很少几个) 电子 , 这就是单电子晶体管 。 如图 9 所示是一个单电子晶体管的示意图 。 在这样小的尺度下 ___ - - - 一一一 浮栅实际上变成一个量子点 。 如果器件的 C tt ~ laF C : 。一0 laF C h叨 ne l Flo a ti n g D ot 沟道区只能形成一个浮栅 , 这种结构限制器件宽度必须 在量子点的德拜长度以内, 从而限制了驱动电流 。 为了 增大驱动电流 , 可以在较宽的沟道区上的氧化层内埋置 多个量子点即纳米晶体。单电子晶体管将是Mo sF E T 按 比例缩小的方向。 19 94 年已经做出 15 nm 沟道长度的浮 栅 MO S 晶体管 , 最近报导了用垂直结构单电子晶体管 单元实现的 12 8Mb 存储器 。 图9 单电子晶体管结构示意图 达到 250 G H z , 足以应用到 RF 电路中。 但是器件的串联 电阻 , 特别是多晶硅线有较大的电阻 , 这将严重限制电 路的速度 。 用金属栅代替多晶硅栅的研究已经引起很大 的关注 。 铝和铜都有很低的电阻率 , 但是它们的熔点较 低, 不能象硅栅工艺那样先做栅极再做源 、 漏区 。 另外 , 传统的硅栅工艺中用 租E 形成栅电极图形 , 会增加界面 态和栅氧化层中的固定电荷 , 从而加大闽值电压的起伏 。 为了解决这些问题发展了一种镶嵌工艺来形成金属栅电 二 、 结论 c M0 s 器件已经按比例缩小至纳米领域 。 一些新的 代继续向前发展 。 l更口 CMO S 器件墓白陶, 有可能把我们带入硅器件按比例缩小 的极限 。 但实际上 , 在未来 CMO S 技术中 , 许多困难在 于如何加强工艺容差控制 , 去满足严格的缺陷密度与可 靠性要求 。 另外需要接近原子水平的厚度控制和纳米级 的横向尺寸的控制与检测 。 总之 , 依靠不断提高的工艺 技术和不断改进的器件结构 , CM OS 将在未来的纳米时 20 0 7 . 6