PAGE/NUMPAGES自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器,输入S、R的约束条件是。A．SR=0B．SR=1C．S+R=0D．S+R=1图T4.1图T4.22．图T4.2所示为由与非门组成的基本SR锁存器,为使锁存器处于"置1”状态,其应为。A．=00B．=01C．=10D．=113．SR锁存器电路如图T4.3所示,已知X、Y波形,判断Q的波形应为A、B、C、D中的B。假定锁存器的初始状态为0。〔a〕
图T4.34．有一T触发器,在T=1时,加上时钟脉冲,则触发器。A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Qn=0,要求Qn+1=0,则应使。A．J=×,K=0B．J=0,K=×C．J=1,K=×D．J=K=16．电路如图T4.6所示。实现的电路是。A．B．C．D．图T4.67．电路如图T4.7所示。实现的电路是。A．B．C．D．图T4.78．电路如图T4.8所示。输出端Q所得波形的频率为CP信号二分频的电路为。A．B．C．D．图T4.89．将D触发器改造成T触发器,如图T4.9所示电路中的虚线框内应是。图T4.9A．或非门B．与非门C．异或门D．同或门10．触发器异步输入端的作用是。A．清0B．置1C．接收时钟脉冲D．清0或置111．米里型时序逻辑电路的输出是。A．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是。A．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关13．用n只触发器组成计数器,其最大计数模为。A．nB．2nC．n2D．2n14．一个5位的二进制加计数器,由00000状态开始,经过75个时钟脉冲后,此计数器的状态为：A．01011B．01100C．01010D．0011115．图T4.15所示为某计数器的时序图,由此可判定该计数器为。A．十进制计数器B．九进制计数器C．四进制计数器D．八进制计数器图T4.1516．电路如图T4.16所示,假设电路中各触发器的当前状态Q2Q1Q0为100,请问在时钟作用下,触发器下一状态Q2Q1Q0为。图T4.16A．101B．100C．011D．00017．电路图T4.17所示。设电路中各触发器当前状态Q2Q1Q0为110,请问时钟CP作用下,触发器下一状态为。图T4.17A．101B．010C．110D．11118．电路如图T4.18所示,74LS191具有异步置数的逻辑功能的加减计数器,其功能
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如表T4.18所示。已知电路的当前状态Q3Q2Q1Q0为1100,请问在时钟作用下,电路的下一状态Q3Q2Q1Q0为。图T4.18A．1100B．1011C．1101D．0000表T4.1874LS191功能表CPD0D1D2D3Q0Q1Q2Q30×××d0d1d2d3d0d1d2d3100↑××××加法计数101↑××××减法计数11××××××保持19．下列功能的触发器中,不能构成移位寄存器。A．SR触发器B．JK触发器C．D触发器D．T和T＇触发器。20．图T4.20所示电路的功能为。图T4.22A．并行寄存器B．移位寄存器C．计数器D．序列信号发生器21．4位移位寄存器,现态Q0Q1Q2Q3为1100,经左移1位后其次态为。A．0011或1011B．1000或1001C．1011或1110D．0011或111122．现欲将一个数据串延时4个CP的时间,则最简单的
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采用。A．4位并行寄存器B．4位移位寄存器C．4进制计数器D．4位加法器23．一个四位串行数据,输入四位移位寄存器,时钟脉冲频率为1kHz,经过可转换为4位并行数据输出。A．8msB．4msC．8µsD．4µs24．由3级触发器构成的环形和扭环形计数器的计数模值依次为。A．8和8B．6和3C．6和8D．3和6习题1．由或非门构成的基本SR锁存器如图P4.1所示,已知输入端S、R的电压波形,试画出与之对应的Q和的波形。图P4.1解：2．由与非门构成的基本SR锁存器如图P4.2所示,已知输入端、的电压波形,试画出与之对应的Q和的波形。图P4.2解：3．已知双门锁存器如图P4.3所示,试写出该锁存器的特性方程。图P4.3图P4.4解：先写出电路特性表。ABQnQn+1ABQnQn+100011001001110110100110101111111卡诺图4．写出图P4.4所示锁存器的特性方程解：CP=0时；RD=SD=0,Qn+1=QnCP=1时；,SD=S,5．钟控SR锁存器符号如图P4.5〔a〕所示,设初始状态为0,如果给定CP、S、R的波形如图P4.5〔b〕所示,试画出相应的输出Q波形。〔a〕〔b〕图P4.5解：6．〔1〕分析图P4.6〔a〕所示由CMOS传输门构成的钟控D锁存器的工作原理。图P4.6〔a〕〔2〕分析图P4.6〔b〕所示主从D触发器的工作原理。图P4.6〔b〕〔3〕有如图P4.6〔c〕所示波形加在图P4.6〔a〕〔b〕所示的锁存器和触发器上,画出它们的输出波形。设初始状态为0。图P4.6〔c〕解：〔1〕图所示是用两个非门和两个传输门构成的钟控D锁存器。当CP=1时,=0、C=1,TG1导通,TG2断开,数据D直接送到Q和端,输出会随D的改变而改变。但G1、G2没有形成正反馈,不具备锁定功能,此时称电路处于接收数据状态；CP变为低电平0时,=1,C=0,TG1断开,TG2导通,G1、G2形成正反馈,构成双稳态电路。由于G1、G2输入端存在的分布电容对逻辑电平有短暂的保持作用,因此,电路输出状态将锁定在CP信号由1变0前瞬间D信号所确定的状态。〔2〕由两个D锁存器构成的主从D触发器,采用上升沿触发方式,原理分析可参考4.2.1节有关内容。〔3〕D锁存器输出波形图D触发器输出波形图7．图P4.7〔a〕所示的为由D锁存器和门电路组成的系统,锁存器和门电路的开关参数如下：锁存器传输延时tpd〔DQ〕=15ns,tpd〔CQ〕=12ns,建立时间tSU=20ns；保持时间tH=0ns。与门的传输延迟时间tpdAND=16ns,或门的传输延迟时间tpdOR=18ns,异或门的传输延迟时间tpdXOR=22ns。〔1〕求系统的数据输入建立时间tSUsys；〔2〕系统的时钟与数据输入1的波形如图P4.7〔b〕所示。假设数据输入2和数据输入3均恒定为0,请画出Q的波形,并标明Q对于时钟与数据输入1的延迟。〔a〕〔b〕图P4.7解：〔1〕系统的数据输入建立时间tSUsys=或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=tpdOR+tpdXOR+tSU-tpdAND=18ns+22ns+20ns-16ns=44ns。〔2〕8．有一上升沿触发的JK触发器如图P4.8〔a〕所示,已知CP、J、K信号波形如图P4.8〔b〕所示,画出Q端的波形。〔设触发器的初始态为0〕〔a〕〔b〕图P4.8解：9．试画出如图P4.9所示时序电路在一系列CP信号作用下,Q0、Q1、Q2的输出电压波形。设触发器的初始状态为Q=0。图P4.9解：先画Q0波形,再画Q1波形,最后画Q2波形。10．有一简单时序逻辑电路如图P4.10所示,试写出当C=0和C=1时,电路的状态方程Qn+1,并说出各自实现的功能。图P4.10解：当C=0时,J=X,K=X为T触发器当C=1时,J=X为D触发器11．用上升沿D触发器和门电路设计一个带使能EN的上升沿D触发器,要求当EN=0时,时钟脉冲加入后触发器也不转换；当EN=1时,当时钟加入后触发器正常工作,注：触发器只允许在上升沿转换。解：当EN=0,Qn+1=Qn；当EN=1,Qn+1=D,则,令即可。12．由JK触发器和D触发器构成的电路如图P4.12〔a〕所示,各输入端波形如图P4.12〔b〕,当各个触发器的初态为0时,试画出Q0和Q1端的波形,并说明此电路的功能。〔a〕〔b〕图P4.12解：根据电路波形,它是一个单发脉冲发生器,A可以为随机信号,每一个A信号的下降沿后；Q1端输出一个脉宽周期的脉冲。13．时序电路如图P4.13〔a〕所示。给定CP和A的波形如图P4.13〔b〕所示,画出Q1、Q2、Q3的波形,假设初始状态为0。〔a〕〔b〕图P4.13解：,,,14．分析图P4.14示电路,要求：〔1〕写出JK触发器的状态方程；〔2〕用X、Y、Qn作变量,写出P和Qn+1的函数表达式；〔3〕列出真值表,说明电路完成何种逻辑功能。P4.14解：〔1〕〔2〕XYPXYP0000010001001011011001001110100111011111〔3〕串行加法器15．试分析如图P4.15同步时序逻辑电路,并写出分析过程。图P4.15解：〔1〕写出驱动方程〔2〕写出状态方程,,〔3〕列出状态转换真值表000001100000001010101011010011110010011100111001〔4〕画出状态转换图〔5〕自启动校验,能够自启动〔6〕结论：具有自启动能力的同步五进制加法计数器。16．同步时序电路如图P4.16所示。〔1〕试分析图中虚线框电路,画出Q0、Q1、Q2波形,并说明虚线框内电路的逻辑功能。〔2〕若把电路中的Y输出和置零端连接在一起,试说明当X0X1X2为110时,整个电路的逻辑功能。图P4.16解：〔1〕写出每级触发器的状态方程,,分析后,其状态转换图为：所以波形图为：电路是一个同步五进制可以自启动的加法计数器〔2〕,当X1X2X3=110时,,当Q2Q1Q0出现011状态时,使计数器的状态清0,故此种情况下,整个电路功能为一个三进制加法计数器。17．试用D触发器设计一个同步五进制加法计数器,要求写出设计过程。解：〔1〕状态转换图〔2〕状态真值表000001100000001010101×××010011110×××011100111×××〔3〕求状态方程〔4〕驱动方程,,〔5〕逻辑图〔6〕自启动检验。18．设计三相步进电机控制器：工作在三相单双六拍正转方式,即在CP作用下控制三个线圈A、B、C按以下方式轮流通电。解：将A、B、C分别由三个触发器〔Q2、Q1、Q0〕的输出,则可画出状态转换图：根据状态转换图列出状态真值表〔2〕状态真值表000×××100110001101101100010011110010011001111×××〔3〕求状态方程〔4〕逻辑图〔4〕仿真结果19．表P4.19为循环BCD码的编码表,试用JK触发器设计一个循环BCD码十进制同步加法计数器,并将其输出信号用与非门电路译码后控制交通灯：红灯R、绿灯G和黄灯Y。要求一个工作循环为：红灯亮30秒,黄灯亮10秒,绿灯亮50秒,黄灯亮10秒。要求写出设计过程,并画出CP、R、G和Y的波形图。写出设计过程并用QuartusII软件仿真。表P4.19循环BCD码十进制数DCBA十进制数DCBA00000511101000161010200117101130010810014011091000解：〔1〕列出状态真值表000000010001001100100110001100100100×1×1×0×10101×1×1×1×1011011100111×1×1×1×0100000001001100010101011101110011100×0×0×0×01101×0×0×0×0111010101111×0×0×0×1〔2〕求状态方程〔3〕驱动方程,,,,〔4〕电路图〔5〕自启动校验从状态表可知,无效状态通过几个CP脉冲以后能够进入有效循环,所以能够自启动。〔6〕译码电路设计真值表Q3Q2Q1Q0RGYQ3Q2Q1Q0RGY000010010010100001100100000100111000100×××00100010101×××01100100111×××11100101100×××10100101101×××10110101111×××表达式仿真波形20．图P4.20为一个米里型序列检测器的状态转换图。用D触发器实现该电路,并用QuartusII软件对该电路进行仿真,说明逻辑功能。〔S0、S1、S2的编码分别为00、01、11〕图P4.20解：〔1〕根据题意列出电路的状态表：XZ0000000010100111101000101011101110010101×0×0×1100×0×1×〔2〕状态方程：,,〔3〕输出方程：〔4〕驱动方程：〔5〕电路图〔6〕仿真结果逻辑功能：该电路统计输入1的个数,当X输入3个1〔不需要连续输入〕时,输出Z为1。21．设计一个串行编码转换器,把一个8421BCD码转换成余3BCD码。输入序列〔X〕和输出序列均由最低有效位开始串行输入和输出。要求将串行编码转换器设计成米里型状态机。解：如果8421BCD码的所有位同时可用,则码转换器可以用一个4输入-4输出的组合逻辑电路来实现。但在这里BCD码是串行传输的数据,因此,必须用时序逻辑电路来实现。〔1〕列出状态转换图表1所示为8421BCD码和余3BCD码的对应表8421BCD码余3BCD码00000011000101000010010100110110010001110101100001101001011110101000101110011100状态设定设初始状态为S0,当8421BCD码第一位到达时,如果X=0,加上1,则Y=1〔没有进位〕,进入状态S1〔表示第一次加运算后没有进位〕；如果X=1,加上1,则Y=0〔有进位〕,进入状态S2〔表示有进位〕。当8421BCD码第二位到达时,如果在状态S1,则若X=0,加上1,则Y=1,且没有进位,进入状态S3；若X=1,加上1,则Y=0,且有进位,进入状态S4。如果在状态S2,则若X=0,加上1,则Y=0,且有进位,进入状态S4；若X=1,加上1,则Y=1,且有进位,进入状态S4。当8421BCD码第三位到达时,如果状态为S3,则无任X=0还是为1,进入状态S5〔无进位〕；如果状态为S4,当X=0时,进入状态S5,如果X=1,状态进入S6。当8421BCD码第四位到达时,不管状态为S5还是S6均回到S0。状态转换图如图所示。状态表当前状态下一状态ZX=0X=1X=0X=1S0S1S210S1S3S410S2S4S401S3S5S501S4S5S610S5S0S001S6S0—1—状态编码为了减少逻辑门的数量,状态编码采用以下原则：〔1〕在给定输入的情况下,有相同次态的状态应给予只有一位不同的相邻赋值；〔2〕同一状态的次态应给予相邻赋值；〔3〕在给定输入的情况下,输出相同的状态给予相邻赋值。因此,状态编码如图所示。根据状态编码,列出状态转换真值表。YX=0X=1X=0X=1000001101100011110111010101101101111110110010111100101011000000001010000×××1×100××××××××逻辑图22．根据同步二进制计数器的构成规律,用上升沿触发T触发器和与非门设计8进制加减计数器,当M=0时为加法计数器,当M=1时为减法计数器,并要有进位和借位输出信号。画出电路。解：23．由四位二进制计数器74161与门电路组成的时序电路如图P4.23所示。要求：〔1〕分别列出X=0和X=1时的状态图；〔2〕指出该电路的功能。图P4.23图P4.24解：〔1〕X=0时,电路为8进制加计数器,状态转换图为：〔2〕X=1时,电路为5进制加计数器,状态转换图为：24．由四位二进制计数器74161组成的时序电路如图P4.24所示。列出电路的状态表,假设CP信号频率为5kHz,求出输出端Y的频率。解：状态图如图所示：F信号为CP信号的五分频,因此其频率为1kHz。25．由四位二进制计数器74LS161和4位比较器74LS85构成的时序电路如图P4.25所示。试求：〔1〕该电路的状态转换图；〔2〕工作波形图；〔3〕简述电路的逻辑功能；〔4〕对电路做适当修改,实现N〔N＜16〕进制计数。P4.25解：〔1〕〔2〕〔3〕11进制加法计数器〔4〕将N从74LS85的B3B2B1B0输入即可。26．如图P4.26所示为由计数器和数据选择器构成的序列信号发生器,74161为四位二进制计数器,74LS151为8选1数据选择器。请问：〔1〕74161接成了几进制的计数器？〔2〕画出输出CP、Q0、Q1、Q2、L的波形〔CP波形不少于10个周期〕。图P4.26解：〔1〕74161接成6进制计数器〔2〕波形如下：27．试分析如图P4.27所示电路的逻辑功能。图中74LS160为十进制同步加法计数器,其功能如表P4.27所示。图P4.27表P4.2774LS160功能表CPEPET工作状态×0×××置零↑10××预置数×1101保持×11×0保持〔但CO=0〕↑1111计数解：28进制加法计数器。〔8421BCD码输出〕28．用74161构成十一进制计数器。要求分别用"清零法"和"置数法"实现。解：〔1〕清零法〔2〕置数法29．试用图P4.29〔a〕所示的电路和最少的门电路实现图P4.29〔b〕的功能,要求发光二极管亮三秒暗四秒,……,周期性地重复。〔a〕〔b〕图P4.29解：30．用十六进制同步加法计数器74161设计能自启动的2421BCD码十进制加法计数器,可用必要的门电路。解：2421BCD码的状态转换图计至0100时置1011：,D3D2D1D0=1011,连线图为：31．设计一个可控计数器,X=0时实现8421BCD码计数器,X=1时实现2421BCD码计数器。8421BCD码2421BCD码00000000000100010010001000110011010001000101101101101100011111011000111010011111解：X=0时,计至9时置0000：,D3D2D1D0=0000X=1时,计至4时置1011：,D3D2D1D0=1011,D2=0,D3=D1=D0=X32．如图P4.32所示为用两片74161构成的100进制计数器,两片74161采用同一时钟信号,每片74161均接成10进制计数器,然后级联。试用QuartusII软件对电路仿真,从仿真结果判断能否实现100进制计数,并分析原因。如不能实现100进制计数,请对电路做适当改进,并用QuartusII对电路重新仿真。图P4.32解：无法实现100进制计数,因为,当计数到10010000〔90〕时,再来一个CP脉冲就进入00000001〔01〕。其仿真结果为：改进后电路对改进后电路的仿真结果：33．用两片集成计数器74161构成75进制计数器,画出连线图。解：34．用两片74161和门电路实现同步双模计数器。当M=0时24进制,M=1时60进制,要求电路不能过渡状态。解：M=0时：M=1时：35．中规模集成计数器74LS193引脚图和逻辑符号、功能表分别如图P4.35和如表P4.35所示,其中和分别为进位和借位输出。〔1〕请画出进行加法计数实验时的实际连接电路。〔2〕试通过外部的适当连线,将74LS193连接成8421BCD码的十进制减法计数器。图P4.35表P4.35输入输出RDCPUCPDD3D2D1D0Q3Q2Q1Q01×××××××000000××d3d2d1d0d3d2d1d001↑1××××4位二进制加计数011↑××××4位二进制减计数解：〔1〕进行加法计数实验时的电路连接如图,CPD接1,CPU接计数脉冲,RD=0,接1,输出为Q3、Q2、Q1、Q0。〔2〕要求按8421编码十进制减法计数时,电路图如上右图所示,状态转换图为由功能表可知,74LS193是异步置数,因此当出现0000后,先出现1111,才能把计数器置成1001,随后开始减法计数,电路如图所示。36．电路如图P4.36所示,设各触发器的初始状态为0。请画出在输入信号作用下,对应的输出Q0、Q1的波形,并描述电路实现的功能。图P4.36解：〔1〕波形图：〔2〕功能：右移寄存器37．一逻辑电路如图P4.37所示,试画出时序电路部分的状态图,并画出在CP作用下2—4译码器74LS139输出、、、的波形,设Q1、Q0的初态为0。2线—4线译码器的逻辑功能为：当时,电路处于工作状态,,,,。图P4.37解：〔1〕状态转换图〔2〕波形图38．图P4.38所示右移寄存器中,已存入110101数码,JK触发器的初始状态为0。在CP脉冲作用下,试画出J、Q和Z端的波形。图P4.38解：39．分析如图P4.39所示电路,画出状态转换图和时序图,并说明CP和Q2是几分频。图P4.39解：从图所示电路图可知,S1S0=01,根据表4.8-3所示的74LS194功能表,电路处于右移功能。右移数据输入端的逻辑表达式为：。图中异步清零端加了一负脉冲,使寄存器的初始状态Q0Q1Q2Q3=0000。根据右移寄存器的逻辑功能,可画出如图4.8-7所示的状态图。根据状态图,可画出如图所示的时序图。从上述时序图可知,CP与Q2之间的关系为七分频。40．画出如图P4.40所示由移位寄存器时序电路状态转换图和对应的输出Y。图P4.40解：状态转换图41．采用如图P4.41所示的二片74LS194双向移位寄存器、一个1位全加器和一个D型触发器设计两个4位二进制数A=A3A2A1A0、B=B3B2B1B0的加法电路。要求画出电路,说明所设计电路的工作过程以与最后输出结果在何处。图P4.41解：工作过程：先将CLR置成低电平,将D触发清零,并使74LS194处于并行置数功能,在CP脉冲上升沿的作用下,将两个4位二进制数置入双向移位寄存器74LS194；将CLR恢复成高电平,使74LS194处于左移功能,在4个CP脉冲的作用下,完成加法运算,结果存在79LS194〔0〕中,4位加法器的进位输出存在D触发器中。CP和CLR的时序如下：
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