《信号完整性与电源完整性的仿真分析与设计》

信号完整性与电源完整性的仿真分析与 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 1简介信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。在讨论信号完整性设计性能时，如指定不同的收发参考端口，则对信号还原程度会用不同的指标来描述。通常指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时对信号还原程度主要依靠上升/下降及保持时间等指标来进行描述。而如果指定的参考收发端口是在信道编码器输入端及解码器输出端时，对信号还原程度的描述将会依靠误码率来描述。电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。同样，对于同一系统中同一个器件的正常工作条件而言，如果指定的端口不同，其工作电源要求也不同（在随后的例子中将会直观地看到这一点）。通常指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的产品 手册 华为质量管理手册 下载焊接手册下载团建手册下载团建手册下载ld手册下载 应给出该端口处的相应指标，常用纹波大小或者电压最大偏离范围来表征。图一是一个典型背板信号传输的系统示意图。本文中“系统”一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。从设计目的而言，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。图1背板信号传输的系统示意图在本文的以下内容中，将会看到由于这些支撑与互联结构对电信号的传输呈现出一定的频率选择性衰减，从而会使设计者产生对信号完整性及电源完整性的担忧。而不同传输协议及不同数据内容的表达方式对相同传输环境具备不同适应能力，使得设计者需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。为描述方便起见以下用“完整性设计与分析”来指代“信号完整性与电源完整性设计与分析”。2版图完整性问题、分析与设计上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。这种层叠平板结构可以由三类元素组成：正片结构、负片结构及通孔。正片结构是指该层上的走线大多为不同逻辑连接的信号线或离散的电源线，由于在制版光刻中所有的走线都会以相同图形的方式出现，所以被称为正片结构，有时也被称为信号层；负片结构则是指该层上基本上是相同逻辑连接的一个或少数几个连接（通常是电源连接或地连接），通常会以大面积敷铜的方式来实现，此时光刻工艺中用相反图形来表征更加容易，所以被称为负片结构，有时也称为平面层（细分为电源平面层和地平面层）；而通孔用来进行不同层之间的物理连接。目前的制造工艺中，无论是芯片、封装以及PCB板大多都是在类似结构上实现。封装子卡子卡转接器背板PCB导线封装导线芯片封装芯片输出输入1001010…过孔1001010…10203040050-0.50.00.51.01.5-1.02.0time,nsecVcore,V10203040050-0.50.00.51.01.5-1.02.0time,nsecVout,V图2层叠结构示意图版图完整性设计的目标在于能提供给系统足够好的信号通路以及电源传递网络。但实际的物理连接并不是理想的，以上述经由过孔的导线为例，在高频时表现出较明显的衰减。平面层信号层过孔(a)版图(b)版图所对应的层叠结构0.51.01.52.02.50.03.0-0.6-0.4-0.2-0.80.0FrequencyMag.[dB]S21图3互联结构在高频激励时的表现示意图电流密度分布的显示对于版图完整性设计与分析有着重要的意义。因为通过电流密度的显示可以直观得观察到信号的寄生耦合位置以及强度，从而帮助版图调试者有针对性地采取耦合或解耦 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。以上结果以矩量法仿真得到。对于信号完整性而言，首要任务是保证信号通路在一定负载情况下呈现良好的匹配状况；同时避免不期望的寄生耦合改变已设计好的匹配状况。利用电磁场仿真不但可以准确得计算实际版图结构中信号通路的匹配状况，同时也可以计算信号通路周围结构带来的寄生耦合（如果周围是信号线则通常被称为串扰），其强度可以直接表征为周围走线或平面上感应所产生的电流密度，从而可以帮助优化版图结构。注：上图是图二结构在3GHz激励下顶层导线电流密度的分布状况。从左图中可以看出高频下电流在导线上的传输呈现出边缘效应。而其传输响应在3GHz时有大约0.7dB的衰减端口1端口3端口5端口2端口4端口60.51.01.52.02.50.03.0-200-150-100-50-2500freq,GHzdB(S(4,1))dB(S(6,1))0.51.01.52.02.50.03.0-150-100-50-2000freq,GHzdB(S(3,1))dB(S(5,1))图4一个简单的信号完整性分析例子上图中电流密度分布的位置描述了在特定频点激励下发生串扰耦合的具体部位，而S参数仿真结果则给出了不同频率信号激励下串扰的强度。除改变线距外，周围其它电磁回路环境的改变同样会造成信号传输及串扰状况的不同。一个典型的例子是利用层与层之间的屏蔽可以改善原本放在顶层的走线信号传输或串扰性能。对于电源完整性而言，期望增加电源与地之间的容性耦合，因为可以帮助滤除电源中的交流波动。在实际应用中，往往采取加解耦电容的方法。对于电源完整性(a)电流密度分布图注：上图电流密度分布状况的条件是在端口1加3GHz的激励，其它端口接50欧姆负载。(b)近端串扰情况，在3GHz处端口3串扰比端口5严重(c)远端串扰情况，在3GHz处端口5串扰比端口3严重设计而言，电流密度改动的动态显示可以帮助设计者直观了解到电源网络中振荡现象产生的原因。从而帮助设计者确定加解耦电容的最佳位置。下图模拟了一种简单的电源传递网络：电源平面和地平面是规整的矩形，这有助于定性的验证电磁场仿真结果。工作器件与供电电源分别连接在矩形的两个对角上。假设工作器件对于该供电网络的阻抗为20欧姆。利用电磁场仿真可以观察电流从端口1流入经过该电源传递网络再从端口2流出的损耗状况图5简单的电源传递网络仿真仿真结果如图所示。可以看到上图的结构在1GHz频段内出现三个主要谐振区域，分别在200MHz、500MHz以及1GHz附近。分别用三个谐振频点来激励端口1并动态显示电流密度分布的变化趋势，可以直观地发现：200MHz附近的谐振主要是沿矩形的对角方向，并且相对应的特征尺寸为两倍对角线长度（因为过孔的连接）；500MHz附近的谐振主要是沿矩形的长边方向，相对应的特征尺寸为长边的长度；1GHz附近的谐振主要是沿矩形的短边方向，相对应的特征尺寸则为短边的长度。工作器件端口1端口2注：仿真中用一个过孔在电源连接处短接电源平面与地平面来模拟接上电源的情况（假设电源内阻很小可以忽略）图6仿真结果：S参数及电流密度分布的动态显示上述谐振区域的存在对于电源完整性的危害在于：如果工作器件（以典型的CMOS器件为例）在谐振频点上工作，会产生同样频点的电源电流需求，然而因为谐振的关系，从供电电源端到器件电源输入端会产生明显的压降，从而可能使工作器件上实际的工作电压达不到预期值，导致性能恶化甚至无法正常工作。解决上述问题的方法在于采用某种手段使得电源网络的谐振区远离器件的工作频率，常用的方法是加解耦电容。通过电流密度分布的显示可以了解振荡原因，从而采取针对的方法。针对上面这个例子，可以加一个过孔来模拟解耦电容的作用，并通过改变过孔的位置来观察到谐振模式及谐振点的变化，从而找到最佳的解耦电容放置处。以上例子中的谐振现象甚至可以定性直观地预计到，以上所述不同特征尺寸与不同谐振频点位置的对应关系可以说明这一点，但这是因为假设的电源平面是规整形状。实际的电源传递网络远比上面的例子要复杂，很难定性预计谐振的模式，但利用上述仿真的手段，仍然可以沿用类似的方法来确定谐振的原因并采取针对性的措施。0.20.40.60.80.01.0-30-20-100-4010FrequencyMag.[dB]m1m2m3S12m1freq=dB(demo_pcb_PI_plane_mom_a..S(1,2))=-34.113166.7MHzm2freq=dB(demo_pcb_PI_plane_mom_a..S(1,2))=-22.420465.3MHzm3freq=dB(demo_pcb_PI_plane_mom_a..S(1,2))=-22.832976.9MHz(a)仿真结果显示三个主要的谐振区域(b)激励为166.7MHz时电流密度分布的动态显示截图，结果表明该谐振基本沿矩形对角线方向发生(c)激励为465.3MHz时电流密度分布的动态显示截图，结果表明该谐振基本沿矩形长边方向发生(d)激励为976.9MHz时电流密度分布的动态显示截图，结果表明该谐振基本沿矩形短边方向发生4电路完整性设计与分析从TTL、GTL到HSTL、SSTL以及LVDS，目前芯片接口物理 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 的演变反映了集成电路工艺的不断进步，同时也反映了高速信号传输要求的不断提高。了解这些接口标准是完整性设计中必要的一环。因为从版图完整性的分析过程不难看出，只有结合互联结构两端的负载特性对版图的仿真结果才具有实际意义，而负载特性是由其连接的电路特性所决定的。随着传输速率的不断增加，翻转速率控制电路、驱动负载控制电路等措施被广泛使用，这些措施为完整性设计者提供了更多地优化空间。在具体的完整性分析中，需要结合这些控制的实际实现方式，因为这些可能变化的控制会影响到电路的负载特性以及波形性能。另外，芯片上解耦电容的实现也是IO电路设计者的任务之一。图7简化电路完整性仿真示意图ground_podpower_podR���������ML1CTL_CPCB����MLVIAPADPCB����MLVIAHOLEPCB����2ML1CTL_CPCB����3ML1CTL_CPCB����2EDD1232AABH_I�����IBIS��VgVdMLVIAPAD������ML1CTL_C������MT46V128M4TG_IO�����IBIS��VgVdMLVIAPAD������ML1CTL_C������CPCB������LPCB������RPCB������C��������L��������R��������C��������L��������R��������CPCB�������LPCB�������RPCB�������C���������L���������R���������C���������L���������VtBitSeq�����t芯片内部封装内部PCB内部VsupplyVchip以上电路仿真图中包括了芯片、封装及PCB板信号线互联及电源互联的等效模型（当然也可以由更精确的模型所替代）。驱动电路和接收电路采用了IBIS模型（也可以用SPICE模型来替代）。利用该仿真电路我们可以“看到”一个虚拟系统工作时任一点的信号波形或电源波动状况。对于信号完整性而言，通常关心的是时钟信号的抖动以及信号波形的上升/下降/保持时间。上述电路进行瞬态仿真后利用ADS2005A中内含的眼图工具自动统计出各抖动分量的值。图8在接收端口处的仿真结果：符合 规范 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的眼图以及抖动的统计结果对于电源完整性而言，通常关心的是某工作器件所承受的实际电源电压波动，即图七中的Vchip。图9同一时间在不同位置“看”到的电源电压波动状况102030400500.00.51.01.52.0-0.52.5time,nsecVcore,VVout,VVgpkg,VVppkg,V102030400500.00.51.01.52.0-0.52.5time,nsecVcore,VVout,VVgio,VVpio,V(a)芯片端口的电源波动和地弹噪声(b)封装端口的电源波动和地弹噪声VcoreVpcbVoutVgpkgVpsupplyVppkgVgioVpioVpkgPCBinsidepackageinsidechipinsideMLSUBSTRATE3ChipSubstDielectric-i:ER[i],H[i],TAND[i]Metal-i:T[i],COND[i],TYPE[i]Metal-2Metal-1Dielectric-1MLSUBSTRATE3PkgSubstDielectric-i:ER[i],H[i],TAND[i]Metal-i:T[i],COND[i],TYPE[i]Metal-2Metal-1Dielectric-1MLSUBSTRATE3PcbSubstDielectric-i:ER[i],H[i],TAND[i]Metal-i:T[i],COND[i],TYPE[i]Metal-2Metal-1Dielectric-1VtBitSeqData_intEDD1232AABH_IOTxDriverVgVdML1CTL_CMLpcb2CCpgCCbpCCppCCcgCCcpRR1R=50OhmML1CTL_CMLpackageML1CTL_CMLchipV_DCSRC2Vdc=0.9VMLVIAHOLEMLpkgviahole1ML1CTL_CMLpcb1MLVIAPADMLpcbviapadMLVIAHOLEMLpcbviaholeMLVIAPADMLpcbviapad1MLVIAPADMLpkgviapad1MLVIAPADMLpkgviapadV_DCSRC1Vdc=1.8VCCbgLLbgLLbpRRbgRRbpLLpgLLppRRpgRRppLLcpLLcgRRcgRRcpCC1C=3pF上图中的结果反映了实际分析中常碰到的问题：对于系统集成设计的验证者而言，由于无法测到芯片内部的电源端口所以无法“看到”图九(a)中的波动状况；而此时，在封装外引脚处测得的电源与地是相当稳定的。但最终决定器件正常工作的电源要求是定义在芯片端口的，如果只依靠封装端口的测量结果是不能反映出此时的电源完整性状况。此时需要从芯片厂商处得到封装模型来“虚拟测量”（即仿真）芯片端口处的电源波动及地弹噪声。针对上述例子，进一步地分别考虑在芯片内部、封装内部以及PCB板加一些解耦电容的效果。下图将用分别扫描解耦电容值的仿真方法来观察对电源完整性的影响。图10仿真解耦电容效用的简化原理图仿真的结果如下图所示：芯片解耦电容封装解耦电容PCB板解耦电容图11扫描解耦电容仿真示意图比对上图(a)和(b)的结果，针对上面这个例子，加在PCB板上以及封装内的解耦电容并没有明显的作用，此时在芯片电路设计时增大IO端口处的电容是最有效地方法。除此之外，从图十一(b)中还可以观察到信号完整性与电源完整性的关联性，改变不同解耦电容值，影响的不仅仅是电源波动及地弹噪声状况，信号的波形同时也发生了变化。对于要求较严控制信号通路抖动预算的设计者而言，也需要同时考虑电源完整性可能对抖动的贡献。5系统完整性设计与分析系统完整性设计与分析的必要性首先可以用一个简单的例子来说明：参照图六(a)的简单电源传递网络仿真结果，并不是在所有的频点上都呈现出高阻抗。此时电源完整性的问题与激励信号的频谱直接相关：假设在进行系统测试时的激励信号避开三个谐振区，则不会呈现出高阻抗特性。由此，确定激励信号的频谱分布是分析与设计的前提。而激励信号的频谱分布根本上是由其数据内容所决定，这些最终将归结于协议的设计。一个更加实际的例子是目前电脑硬件接口由并行总线到串行总线的发展趋势，如从PCI-X到PCI-E以及从ATA到SATA等。其中采用的信源及信道编码技术可以改善信号在特定环境中的传输性能，如时钟扩频、预加重技术等。另外，结合信号完整性与电源完整性的定义，通常对参考端口的选取需要满足可测性原则，这对于工程实现或调试有着直接的意义。但对于设计链中不同位置上的设计者而言，可测性的含义并不相同。对于芯片设计者而言，芯片之间的互联结构可以设计特定测试芯片然后利用探针台进行测试，但对于板级设计者而言，无法对手中的成品芯甚至封装中的互联结构特性进行测试。而当信号完整性的参考端口是定义在信道解码器输出处时，误码率的测试将是非常重要的。如对于扩频时钟的分析而言，只有在相关解调器的输出处才能比较信号传输的质量。此时，测量的手段将会用到误码仪，而在无法测试的环境下只能依赖于误码率仿真等手段。102030400500.00.51.01.5-0.52.0time,nsecVcore,VVout,VVgio,VVpio,V102030400500.00.51.01.5-0.52.0time,nsecVcore,VVout,VVgio,VVpio,V(a)扫描封装及PCB解耦电容时对结果几乎没有影响(a)扫描芯片解耦电容时对结果有明显的影响电源波动地弹噪声上述的几种情况都要求在仿真分析中能够集成考虑协议算法、电路结构以及互联结构的影响。目前的仿真工具已经可以做到这一点（如图12）图12考虑数字预加重时的信号完整性分析在针对已有系统的分析中，由于系统完整性分析所包含的因素非常多，加之协议建模需要相当的工作量，往往一个比较实用的方法是直接测量协议码流（利用逻辑分析仪等仪器），并将之转入到仿真平台中作为电路的激励。这种方法对于现场调试故障系统时有着直接的意义：因为测试方法可以准确再现故障时的系统应用场景。为此，一个可行的解决方案如下图所示：互联结构模型数字预加重算法图13结合测试建模的分析流程以上分析流程同样也可以用在设计流程中，可以用测试的方法直接获取待分析接口的协议数据用于电路设计与版图设计的前期验证，只是由于硬件尚未实现时与仿真结果比对的将是规范或者是以前的经验。进一步地，以一个DDRII的例子来说明上述流程。用逻辑分析仪测试到的DDRII协议数据流可以利用软件与仪器的接口直接读入仿真环境，见下图。图14Agilent16900逻辑分析仪捕获的DDRII数据（其中,亮显的datagroup1是DQ[7:0]的八位总线）测试有问题的主板当出现问题时…逻辑分析仪TDR或VNA重现应用场景DCA或示波器vinParamSweepSweep1Step=Stop=1Start=0.00001SimInstanceName[6]=SimInstanceName[5]=SimInstanceName[4]=SimInstanceName[3]=SimInstanceName[2]=SimInstanceName[1]="AC1"SweepVar="C1"PARAMETERSWEEPVARVAR1C1=1.0EqnVarCC8C=C1uFCC7C=C1uFCC9C=C1uFCC6C=C1uFCC5C=C1uFV_DCSRC2Vdc=1.0VI_ACSRC3Freq=freqIac=polar(1,0)ACC4C=10.nFRR1R=15mOhmRR2R=5mOhmACAC1Step=Stop=1GHzStart=1HzACDDRII_PDN_layoutIIDDRII_PDN_layoutII_1ModelType=RFMT46V128M4TG_IOMT46V128M4TG1Pin_name=5Ibis_file="t27b_ddr400.ibs"VgVd将版图导入仿真软件有源电路模型无源模型电磁场仿真DDRII_PDN_layoutDDRII_PDN_layout_1ModelType=MW321141312111098765Ref4或仿真/测试比对找出问题并改进测量的S参数01-12T1,V01-12T2,V01-12T3,V01-12T4,V01-12T5,V01-12T6,V01-12T7,V20406080100120140160180200220240260280300320340360380400420440460480500052001-12time,nsecT8,VDFDFDefaultTimeStop=50nsecDefaultTimeStart=0usecDefaultNumericStop=100DefaultNumericStart=0VARVAR1UpSampleFactor=8tstepb=0.625EqnVarRepeatR8RepeatR7RepeatR6RepeatR5RepeatR4RepeatR3RepeatR2RepeatR1TimedSinkT8TimedSinkT7TimedSinkT6TimedSinkT5TimedSinkT4TimedSinkT3TimedSinkT2TimedSinkT1CM_LA_169xx_SourceC1ControlSimulation=YESRepeatData=RepeatEndingSampleNumber=DefaultNumericStopStartingSampleNumber=DefaultNumericStartBusSignalNames="datagroup1"ModuleName="DDRII"InstrumentHostname="localhost"IntToTimedI2IntToTimedI3IntToTimedI4IntToTimedI5IntToTimedI6IntToTimedI7IntToTimedI8IntToTimedI1BusSplit9B1NumToBusN10图15利用软件自带的仪器连接功能读入到仿真环境中再现Vcore8Vcore7Vcore6Vcore5Vcore4Vcore3Vcore2Vcore1VddioVggioVgioVgpkgVout8Vout7Vout6Vout5Vout4Vout3Vout2Vout1VpsupplyVppkgVpioMLSUBSTRATE3ChipSubstDielectric-i:ER[i],H[i],TAND[i]Metal-i:T[i],COND[i],TYPE[i]Metal-2Metal-1Dielectric-1MLSUBSTRATE3PcbSubstDielectric-i:ER[i],H[i],TAND[i]Metal-i:T[i],COND[i],TYPE[i]Metal-2Metal-1Dielectric-1MLSUBSTRATE3PkgSubstDielectric-i:ER[i],H[i],TAND[i]Metal-i:T[i],COND[i],TYPE[i]Metal-2Metal-1Dielectric-1TranTran1MaxTimeStep=0.1nsecStopTime=500.0nsecTRANSIENTVtDatasetSRC17Expression="T8"VtDatasetSRC16Expression="T7"VtDatasetSRC15Expression="T6"VtDatasetSRC14Expression="T5"VtDatasetSRC13Expression="T4"VtDatasetSRC12Expression="T3"VggioVddioEDD1232AABH_IOTxDriver1VgVdVtDatasetSRC11Expression="T2"VtDatasetSRC10Expression="T1"VggioEDD1232AABH_IOTxDriverVgVdVggioVddioEDD1232AABH_IOTxDriver2VgVdVggioVddioEDD1232AABH_IOTxDriver3VgVdVggioVddioEDD1232AABH_IOTxDriver4VgVdVggioVddioEDD1232AABH_IOTxDriver5VgVdVggioVddioEDD1232AABH_IOTxDriver6VgVdCCpgCCcgCCbgLLbgRRbgLLpgRRpgLLcgRRcgVddioEDD1232AABH_IOTxDriver7VgVdCC1C=3pFML1CTL_CMLpcb16RR8R=50OhmML1CTL_CMLpackage7ML1CTL_CMLchip7V_DCSRC9Vdc=0.9VMLVIAHOLEMLpkgviahole8ML1CTL_CMLpcb15MLVIAPADMLpcbviapad15MLVIAHOLEMLpcbviahole7MLVIAPADMLpcbviapad14MLVIAPADMLpkgviapad15MLVIAPADMLpkgviapad14CC8C=3pFML1CTL_CMLpcb14RR7R=50OhmML1CTL_CMLpackage6ML1CTL_CMLchip6V_DCSRC8Vdc=0.9VMLVIAHOLEMLpkgviahole7ML1CTL_CMLpcb13MLVIAPADMLpcbviapad13MLVIAHOLEMLpcbviahole6MLVIAPADMLpcbviapad12MLVIAPADMLpkgviapad13MLVIAPADMLpkgviapad12CC7C=3pFML1CTL_CMLpcb12RR6R=50OhmML1CTL_CMLpackage5ML1CTL_CMLchip5V_DCSRC7Vdc=0.9VMLVIAHOLEMLpkgviahole6ML1CTL_CMLpcb11MLVIAPADMLpcbviapad11MLVIAHOLEMLpcbviahole5MLVIAPADMLpcbviapad10MLVIAPADMLpkgviapad11MLVIAPADMLpkgviapad10CC6C=3pFML1CTL_CMLpcb10RR5R=50OhmML1CTL_CMLpackage4ML1CTL_CMLchip4V_DCSRC6Vdc=0.9VMLVIAHOLEMLpkgviahole5ML1CTL_CMLpcb9MLVIAPADMLpcbviapad9MLVIAHOLEMLpcbviahole4MLVIAPADMLpcbviapad8MLVIAPADMLpkgviapad9MLVIAPADMLpkgviapad8CC5C=3pFCC4C=3pFMLVIAPADMLpkgviapad6MLVIAPADMLpkgviapad7MLVIAPADMLpcbviapad6MLVIAHOLEMLpcbviahole3MLVIAPADMLpcbviapad7ML1CTL_CMLpcb7MLVIAHOLEMLpkgviahole4V_DCSRC5Vdc=0.9VML1CTL_CMLchip3ML1CTL_CMLpackage3RR4R=50OhmML1CTL_CMLpcb8CC3C=3pFMLVIAPADMLpkgviapad5MLVIAPADMLpkgviapad4MLVIAPADMLpcbviapad5MLVIAHOLEMLpcbviahole2MLVIAPADMLpcbviapad4ML1CTL_CMLpcb6MLVIAHOLEMLpkgviahole3V_DCSRC4Vdc=0.9VML1CTL_CMLchip2ML1CTL_CMLpackage2RR3R=50OhmML1CTL_CMLpcb5ML1CTL_CMLpcb3RR2R=50OhmML1CTL_CMLpackage1ML1CTL_CMLchip1V_DCSRC3Vdc=0.9VMLVIAHOLEMLpkgviahole2ML1CTL_CMLpcb4MLVIAPADMLpcbviapad2MLVIAHOLEMLpcbviahole1MLVIAPADMLpcbviapad3MLVIAPADMLpkgviapad2MLVIAPADMLpkgviapad3CC2C=3pFML1CTL_CMLpcb2CCbpCCppCCcpRR1R=50OhmML1CTL_CMLpackageML1CTL_CMLchipV_DCSRC2Vdc=0.9VMLVIAHOLEMLpkgviahole1ML1CTL_CMLpcb1MLVIAPADMLpcbviapadMLVIAHOLEMLpcbviaholeMLVIAPADMLpcbviapad1MLVIAPADMLpkgviapad1MLVIAPADMLpkgviapadV_DCSRC1Vdc=1.8VLLbpRRbpLLppRRppLLcpRRcp图16利用读入的总线数据作为电路仿真的激励来分析信号完整性与电源完整性问题01-12...ut1,V01-12...ut2,V01-12...ut3,V01-12...ut4,V01-12...ut5,V01-12...ut6,V01-12...ut7,V20406080100120140160180200220240260280300320340360380400420440460480050001-12time,nsec...ut8,V204060801001201401601802002202402602803003203403603804004204404604800500012-13time,nsecVgio,VVpio,V20406080100120140160180200220240260280300320340360380400420440460480050002-24time,nsecVggio,VVddio,V图17仿真结果：(a)为该总线各信号在接收端口的波形；(b)为在芯片驱动电路端口处的电源及地波动状况；(c)为在芯片连接封装端口处的电源及地波动状况；该DDRII的分析例子假设了这样的一个应用场景：每8个数据线共用一个电源及地网络，该网络简化可表示为图16中的状况。实际情况中，需要用相应的实际模型替换该例子中的简化模型。从设计的角度来看，由于系统工作的信息可以都被包括在该分析流程中，设计者可以方便地改变相应的参数来达到优化的目的。(a)(b)(c)6小结信号完整性与电源完整性系统分析与设计的根本需求来自于数据传输速率的快速增加，从而使得以前微秒(us)量级的边沿或保持时间减少到纳秒(ns)甚至皮秒(ps)。如此高的带宽需求使得仅考虑版图级的解决方案已经很难满足系统正常工作的需求。另外，集成电路的工艺发展使得集成度大大提高，导致芯片上电流密度的急速增加使这个问题更加严重。由此有必要从整个系统设计开始就考虑信号完整性与电源完整性的问题。‘相应地，系统化仿真对于仿真工具也提出了新的挑战，完整的仿真流程、方便的操作手段以及与测量的紧密结合将会成为实现快速有效地解决完整性问题的关键。以上仿真结果在ADS2005A中得到。