第1章 VHDL的数据和
表
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达式
1.1 VHDL程序的特点
1.2 VHDL程序的基本结构
1.2.1 库说明
1.2.2 实体说明
1.2.3 结构体说明
1.3 VHDL的数据
1.3.1 基本标志符
1.3.2 数据对象
1.3.3 数据类型
1.4 VHDL的表达式
1.4.1 逻辑运算符
1.4.2 算术运算符
1.4.3 关系运算符
1.4.4 并置运算符
1.4.5 操作符的运算优先级
第2章 VHDL的顺序描述语句
2.1 信号赋值语句和变量赋值语句
2.2 if语句
2.3 case语句
2.4 for loop循环语句
2.5 null语句
第3章 VHDL的并行描述语句
3.1 进程语句
3.1.1 进程语句的敏感信号表
3.1.2 进程语句的启动
3.1.3 进程语句的同步
3.2 并发信号赋值语句
3.3 条件信号赋值语句
3.4 选择信号赋值语句
3.5 元件例化语句
3.6 生成语句
第4章 VHDL的时钟信号描述方法
4.1 时钟信号的VHDL描述方法
4.1.1 时钟边沿的描述
4.1.2 时序电路中进程敏感信号是时钟信号
4.2 时序电路中复位信号的VHDL描述方法
4.2.1 同步复位
4.2.2 异步复位
第5章 VHDL的有限状态机的设计
5.1 有限状态机的基本概念
5.2 一个Moore型有限状态机的设计实例
第6章 VHDL数字电路设计实例
6.1 门电路VHDL程序设计
6.1.1 与非门电路
6.1.2 二输入或非门电路
6.1.3 二输入异或门电路
6.1.4 反向器门电路
6.1.5 三态门电路
6.1.6 单向总线缓冲器
6.1.7 双向总线缓冲器
6.2 组合逻辑电路VHDL程序设计
6.2.1 监视交通信号灯工作状态的逻辑电路
6.2.2 8线-3线编码器
6.2.3 8线-3线优先编码器
6.2.4 二-十进制编码器
6.2.5 译码器（3线-8线）
6.2.6 二-十进制译码器
6.2.7 BCD七段显示译码器
6.2.8 代码转换电路
6.2.9 四选一数据选择器
6.2.10 八选一数据选择器
6.2.11 4位全加器
6.2.12 8位加法器
6.2.13 多位数值比较器
6.3 触发器VHDL程序设计
6.3.1 RS触发器
6.3.2 主从JK触发器
6.3.3 D触发器
6.4 时序逻辑电路VHDL程序设计
6.4.1 寄存器
6.4.2 双向移位寄存器
6.4.3 串行输入并行输出移位寄存器
6.4.4 循环移位寄存器
6.4.5 4位同步二进制计数器
6.4.6 单时钟同步十六进制加／减计数器
6.4.7 双时钟同步十六进制加／减计数器
6.4.8 同步十进制加法计数器
6.4.9 单时钟同步十进制可逆计数器
6.4.10 异步二进制加法计数器
6.4.11 同步100进制计数器
6.4.12 同步29进制计数器
6.4.13 顺序脉冲发生器
6.4.14 序列信号发生器
6.4.15 用状态机方法设计十三进制计数器
6.4.16 串行数据检测器
6.4.17 能自启动的七进制计数器
6.4.18 能自启动的3位环形计数器
6.4.19 用状态机方法设计十进制减法计数器
浙公网安备 33021202002483