基于某FPGA占空比检测系统

标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 文案北华大学电子系统 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 实习 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 ——基于FPGA的脉冲占空比测量系统 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 学院：电气信息工程学院专业：电子信息工程班级：姓名：学号：指导教师：大全标准文案实习日期：2015.9.07—2015.9大全标准文案目录1实习题目.............................................................12实习目的与要求.......................................................13实习内容.............................................................14实习原理............................................................24.1Multisim软件.................................................24.2QuartusII软件...............................................24.3ModeSim软件....................................................34.4UA741CN芯片....................................................35系统硬件电路设计与程序流程设计......................................35.1系统电压放大硬件电路设计.......................................35.2系统软件程序流程设计...........................................36系统调试与仿真......................................................56.1实验步骤.......................................................56.2系统仿真.......................................................67实验结论与分析.......................................................68实习心得.............................................................89参考文献.............................................................8附录程序代码及电路原理图..............................................9附录程序代码.......................................................9电路原理图........................................................14PCB图............................................................14实物图............................................................15大全标准文案1实习题目基于FPGA矩形脉冲占空比测量系统。2实习目的与要求在两周的实习中，需掌握verilog语言的使用，提高模拟电路设计的能力，掌握FPGA器件基本使用方法，掌握波形发生器及示波器等仪器的使用方法，通过 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 设计来对测量系统进行逐步实现，最终完成实习。实习要求如下：1.被测信号为矩形波，频率范围为1Hz～5MHz；2.被测信号峰峰值电压范围为50mV～1V；3.被测脉冲信号占空比的范围为10%～90%；4.显示的分辨率为0.1%，测量相对误差的绝对值不大于0.01。系统框图如图2.1所示：波形发生器模拟电压放大模块占空比测量模块数码管显示模块按键启动模块图2.1系统架构图3实习内容1.在模拟电路部分利用运算放大器对50mV～1V电压进行放大，所以需要设计出电压放大电路，仿真完成后，并作出实物；2．在数字电路部分利用quartusII11.0软件进行设计，用verilog语言进行编辑程序，用ModelSim进行时序仿真，直至占空比测量满足误差位置；3．在时序仿真完成后，加上按键控制，数码管显示模块，BCD码转换模块，在对管脚进行正确分配后，下到FPGA中对系统进行测试，在实际情况下对系统进行调试。大全标准文案4实习原理4.1Multisim软件Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。使用Multisim交互式地搭建电路原理图，并对电路进行仿真。Multisim提炼了SPICE仿真的复杂内容，无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。4.2QuartusII软件QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，QuartusII通过和DSPBuilder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。QuartusII提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；QuartusII功能如下：芯片（电路）平面布局连线编辑；LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。大全标准文案4.3ModeSim软件Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。4.4UA741CN芯片UA741CN（单运放）是高增益运算放大器，用于军事，工业和商业应用。这类单片硅集成电路器件提供输出短路保护和闭锁自由运作。具有广泛的共同模式，差模信号范围和低失调电压调零能力与使用适当的电位。5系统硬件电路设计与程序流程设计5.1系统电压放大硬件电路设计首先，利用Multisim软件对电压放大电路进行仿真，根据仿真结果对电路进行修改，同相放大电路如图5.1所示，公式如5.1所示：Vi=Vp=Vn=(R1*Vo)/(R1+R2)（5.1）图5.1同相发大电路图然后根据电路图对实物进行制作，再进行测试。5.2系统软件程序流程设计系统软件程序流程图如图5.2所示：大全标准文案开始数据初始化否判断start=1是否判断被测信号否判断被测信号是否有上升沿是否有下降沿是是Cnt1开始计数Cnt2开始计数否否判断被测信号判断被测信号降沿是否有下是否有上升沿是是Cnt1停止计数，Cnt2停止计数，cnt2开始计数cnt1开始计数判断被测信号否判断被测信号否是否有上升沿是否有下降沿Cnt2停止计数，Cnt1停止计数,算占空比算占空比显示占空结束大全标准文案6系统调试与仿真6.1实验步骤（1）打开QuartusII，新建工程选择文件存放位置，工程名设置截图如图6.1.1所示：图6.1.1工程名设置截图（2）选择好器件，最好不要默认型号，器件选择截图如图6.1.2所示：图6.1.2器件选择截图（3）本次实习需要仿真，所以要关联ModelSim，语言使用VerilogHDL，关联ModelSim截图如图6。1.3所示：大全标准文案图6.1.3关联ModelSim截图（4）新建“**.v”文件进行程序编写，编译后成功后进行testbench测试文件的编写，保存后进行编译，编译成功后进行仿真。6.2系统仿真仿真结果如图6.2.1所示。高电平为1500ns，低电平为2260ns，理论值为39.8%，实际测量值39.8%。图6.2.1仿真结果7实验结论与分析在基于FPGA矩形脉冲占空比测量系统中，模拟部分能通过50mv~1v电压放大到3.3v的放大，放大的电压经过管脚输入FPGA进行测试占空比，通过按键开始启动测试，并将测试结果显示到数码管上，精度为0.1%。大全标准文案表7.1测量误差序号输入电压频率实际占空比测量占空比（%）频率误差（V）（%）12.50.5HZ10.010.00.00090.090.00.00022.51HZ10.010.00.00090.090.00.00032.510HZ10.010.00.00090.090.00.00042.5500HZ10.010.00.00090.090.00.00052.51KHZ10.010.00.00090.090.00.00062.510KHZ10.010.10.01090.090.10.00172.5500KHZ10.010.30.03090.090.30.00382.51MHZ10.011.00.10090.091.00.01192.53MHZ10.013.00.30090.093.00.033102.55MHZ10.015.00.50090.095.00.056当然，在此测量系统中存在误差，误差如下：（1）波形发生器在产生波形时，产生误差；（2）波形经过模拟电路到FPGA过程中，存在噪声干扰，此时用示波器显示会出现少许毛刺；大全标准文案（3）由于FPGA是利用时钟节拍进行对信号的采集，例如，当时钟前一个上升沿采到低电平，后一时钟上升沿采到高电平，就可以判断被测信号有上升沿的到来，就在这一过程就存在误差，误差分析图如图7.1所示：C误差被测被测图7.1误差分析图为了减小以上存在的误差，可以选用精度更好的波形发生器，适当提高FPGA的主频，提高模拟电路抗干扰能力，是测量系统精度提高。8实习心得在这两周的实习过程中，我觉得对于占空比测量系统的设计，其硬件电路是在模电的基础上设计的，主要是解决电压放大问题，锻炼了模拟电路的分析能力，对芯片手册的阅读能力，也加强对电路焊制与布局的能力。而数字部分设计是一个很灵活的东西，它反映了你解决问题的逻辑思维和创新能力。因此在整个设计过程中大部分时间是用在程序上面的。怎样衔接各个模块才是关键的问题所在，这需要对FPGA的结构很熟悉。一个好的设计架构清晰的思路可以决定设计难易程度和实现精度，可以巩固基础知识，提高实际项目实践能力，本次电子系统设计实习全方面的锻炼各种器件的使用能力以及知识运用的灵活性，进一步加强了团队合作的能力。通过这次设计，我懂得了学习的重要性，学会了坚持和努力，在实训过程中我们可以掌握书本中没有的技能，加强自身各方面的能力，为以后工作打下基础。9参考文献[1]常本康．精密低频信号频率与占空比测量电路的设计与应用．医学研究生学报，2002（8）．15~4.大全标准文案[2]梁志国．脉冲波形占空比的数字测量及不确定度分析．航天计测技术，2004（2）：1002~6061[3]汪虹，李宏．基于FPGA的等占空比任意整数分频器的设计．仪器与仪表，2002(1)：1004~373.[4]阎石.数字电子技术基础.第5版：［学位论文］．浙江：浙江大学，2010.附录程序代码及电路原理图附录程序代码modulepinlvji_top(clk,rst_n,clk_in,start,seg_data);inputclk;inputrst_n;inputclk_in;inputstart;output[31:0]seg_data;wirestart_biao;wireclk_1s;wireclkx;wireclk_biao_out;wirestart_fsm;wirec0;wire[11:0]zhankongbi_out;my_pllmy_pll_u(.inclk0(clk),.c0(c0));zhankongbizhankongbi_u(.clk(c0),.rst_n(rst_n),大全标准文案.start_fsm(start_fsm),.clk_biao_out(clk_biao_out),.clk_biao_xia(clk_biao_xia),.cnt_zhan(zhankongbi_out));seg_vseg_v_u(.rst_n(rst_n),.clk(c0),.seg_data(seg_data),.hex(zhankongbi_out));endmodulemodulezhankongbi(clk,rst_n,start_fsm,clk_biao_out,clk_biao_xia,cnt_zhan);//占空比模块inputclk;inputrst_n;inputstart_fsm;//开始标志inputclk_biao_out;//上升沿inputclk_biao_xia;//下降沿output[11:0]cnt_zhan;//占空比值输出reg[40:0]cnt1;reg[40:0]cnt2;reg[2:0]state;reg[40:0]cnt;reg[41:0]cnthh;regbiao;always@(posedgeclk)begin大全标准文案if(!rst_n)begincnt1<=0;cnt2<=0;state<=0;cnt<=41'd0;cnthh<=42'd0;biao<=0;endelsecase(state)0:beginif(clk_biao_out&&start_fsm)//先上升沿beginstate<=1;cnt1<=cnt1+41'd1;biao<=0;endelseif(clk_biao_xia&&start_fsm)//先下降沿beginstate<=4;cnt2<=cnt2+41'd1;biao<=0;endelsebeginstate<=0;biao<=0;endend1:begin大全标准文案if(!clk_biao_xia)//下降沿begincnt1<=cnt1+41'd1;state<=1;endelsebegincnt2<=cnt2+41'd1;state<=2;endend2:beginif(clk_biao_out||!start_fsm)//上升沿begin//cnt_zhan<=(cnt1*10000)/(cnt1+cnt2);//计算占空比state<=3;cnthh<=cnt1*1000;biao<=1;endelsebegincnt2<=cnt2+41'd1;state<=2;endend3:beginstate<=3;//cnt_zhan<=cnthh;//计算占空比end4:beginif(!clk_biao_out)大全标准文案begincnt2<=cnt2+41'd1;state<=4;endelsebegincnt1<=cnt1+41'd1;state<=5;endend5:beginif(clk_biao_xia||!start_fsm)//上升沿或停止begin//cnt_zhan<=(cnt1*10000)/(cnt1+cnt2);//计算占空比state<=3;cnthh<=cnt1*1000;biao<=1;endelsebegincnt1<=cnt1+41'd1;state<=5;endendendcaseendassigncnt_zhan=(biao==1)?(cnthh/cnt):0;endmodule大全标准文案电路原理图PCB图大全标准文案实物图500KHZ，电压为2.5V，测量10%占空比时：大全标准文案500KHZ，电压为2.5V，测量50%占空比时：大全标准文案500KHZ，电压为2.5V，测量50%占空比时：大全标准文案大全