清华版图设计经典课件第七讲.

第七讲DraculaLVSLPE&Postsim分层设计李福乐lifule@tsinghua.edu.cnOutlineLVS的常用设置与错误类型LPE/PRE版图寄生提取后仿真分层设计的几个问题LVSInternalFlowReaddatabaseTopcellnameExpanddataFromtopExtractdeviceandparametersFilterunuseddeviseReducedeviceasspecifiedBuiltmapofcorrespondenceTracefrompadsBuildDeviceAndnodemapsComparisonandOutputFilterunuseddevise…*descriptionsystem=gds2…filter-lay-opt=BCDEHJKORfilter-sch-opt=BCDEHJKOR…在lvscommandfile中的设定语句…Bgateisfloating,notconnecttoanypadthroughasource/drainCgateconnecttopowerorgroundandeitherthesourceordrainisfloatDgateisfloating,S/DnetshaveonlyaPOWERpathandnopathstoanypadEgateisfloating,S/DnetshaveonlyaGNDpathandnopathstoanypadFMOS[N]devicesthathavethegatetiedtoaGROUNDGMOS[P]devicesthathavethegatetiedtoaPOWERHwithboththesourceanddrainnetstiedtothePOWERFilterunuseddevise…*descriptionsystem=gds2…filter-lay-opt=BCDEHJKORfilter-sch-opt=BCDEHJKOR…在lvscommandfile中的设定语句IwithboththesourceanddrainnetstiedtotheGROUNDJgatetiedtoeitherPOWERorGNDandsourceanddraintiedtogetherKwithsourceanddrainhavingnopathstoanypadLeithersourceordrainisfloatingRresistorsanddiodswithatleastonefloatingterminalUboththesourceanddrainarefloatingZfloatingbipolartransistors,diods,andresistors…LVSInitialNodePairsLVScomparisonusingtextextractedfromtheschematicandlayoutasastartingpointLVSresultheavilyrelyonthematchingofinputlabelsUseCPOINT-FILEcommand(in*Descriptionblock)tospecifythelabelmatchingoflayoutandschematic…*Description…CPOINT-FILE=INITNAME.TXTInINITNAME.TXT:LayoutnameSchematicnameinvingndvss……现在用的lvs文件中没有这个command，要用的自己填加LVSCheckOption…;lvscheckslvschk[xre]lpercent=0wpercent=0resval=1capval=1…在lvscommandfile中的设定AsmashesseriescapacitaorsCfromsCMOSgatessuchasINVERTORs,NORs,NANDs,AOIs,andOAIsEusessizeinfomationtomatchMOS,BJTandresistorparalleldevicesFfilterstheunusedMOSdevices,forexample,gatearraysGfiltersboththeschematicandthelayoutinthesamewayKkeepsparalledevices"unsmashed"LsameastheCoptionexpectdoesnotformAOIandOAIgatesOformsparallesandseriesMOSsturucturesevenifneitherisconnectedtopowerorgroundPcheckstheELEMENTcapacitor'spolarityLVSCheckOption…;lvscheckslvschk[xre]lpercent=0wpercent=0resval=1capval=1…在lvscommandfile中的设定RsmashesseriesresistorsSsmashesMOSsplit-gatesthatareformedasSUPIorSDWIdevicestoasingleSUPorSDWdevice,respectivelyUreportsinthedescrepancyfile(.LVS)onlytheunmatchedschematicandunmatchedlayoutdevicesonmatchednodes(type4,5,and6LVSerrors)Xcarryesoutthecomparisonatthetaransistorlevel(thatis,noswapallowed)Xdon'tusewithSorLoption.Zrandomlymatchesdeviceswithacommonmatchesterminalandotherterminalsfloating,andfiltersoutdeviceswithpathtoanytextpads所以在task1:layout的电阻合并成1个了LVSDeviceReductionDraculaiscapableofperformingLVSuptogatelevelGateinformationisextractedfromlayoutbydevicereductionGateinformationisextractedstage-by-stagePrimitivestructuresbydeviceextractioninclude:MOS,BJT,Res,DioandCapLVSDeviceReductionSecondLevelStructurePUPOut,IN1,IN2,…SUPOut,IN1,IN2,…LVSDeviceReductionSecondLevelStructurePDWOut,IN1,IN2,…SDWOut,IN1,IN2,…LVSDeviceReductionGateLevelStructurePUPIout1,IN1,IN2SUPOut,IN3,out1AOIOut,IN1,IN2,IN3SDWIout2,IN1,IN2PDWOut,IN3,out2LVSComparisonOptionProhibitInputSwappingLVSCHK[x]ReduceSeriesResistorsLVSCHK[r]ProhibitparallelReductionLVSCHK[k]LVSComparisonOptionReduceSeriesCapacitorsLVSCHK[a]SeriesMOSReductionLVSCHK[s]CMOSGateReductionLVSCHK[c]LVSCHK[l]L不能做到AOI和OAILVSParameterComparison…;lvscheckslvschk[xre]lpercent=0wpercent=0resval=1capval=1…SpecifythevaluetoleranceforparametercomparisonLpercent:MOSlengthratioWpercent:MOSwidthratioResval:resistorvalueratioCapval:capacitorvalueratioW/l-percent:MOSaspectratioweffect=0.6:CornereffecttoorthogonallybentgateLVSParameterComparison…;lvscheckslvschk[xre]lpercent=0wpercent=0resval=20capval=1例：将lvs中的resval改为20，重新对上一讲的例子task1做LVS检查，看修改前后的错误 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 修改前的lvspr.lvs…1*************************************************************DISCREPANCYPOINTSLISTING*************************************************************************************DISCREPANCY1*********************DEV2RESRP----RR0:DEV6RESP2:X=-35.60Y=9.70OUT,VDD!OUT,VDD!SUB-TYPE=RPSUB-TYPE=P2VALUE=15000.0VALUE=13570.5TOTAL1DISCREPANCYPOINTSREPORTED这部分给出了schematic与layout不一致的地方：电阻模型名和阻值不一致！修改后的lvspr.lvs…1*************************************************************DISCREPANCYPOINTSLISTING*************************************************************************************DISCREPANCY1*********************DEV2RESRP----RR0:DEV6RESP2:X=-35.60Y=9.70OUT,VDD!OUT,VDD!SUB-TYPE=RPSUB-TYPE=P2TOTAL1DISCREPANCYPOINTSREPORTED由于15k和13.57k之差小于resval规定的20%，所以认为阻值通过LVS.lvsLVSDebugLVS报告在lvspr.lvs中其结构和内容上一讲已经通过例子来介绍过LVSerror比DRCerror要难以debug若设计中有子单元，一般先检查底层子单元，待其全部正确后再检查顶层单元LVS结果与指定的pin,label等密切相关，所以在指定时一定不要弄错很多error都是相关的，一个error可能会连锁导致很多error，故修正一个后马上重做LVS要debugLVSerror，须熟知errortypes，所有的errortype可在矛盾点列表(Discrepancypointlisting)中查看LVSErrorTypesType1:MATCHEDNODETONODEVICEType2:MATCHEDDEVICETOUNMATCHEDNODE总共15种errortypesLVSErrorTypesType3:INCONSISTENTLYMATCHEDDEVICEType4:MatchedNodetoExtraLayoutDevicesLVSErrorTypesType5:MatchedNodetoExtraSchematicDevicesType6:MatchedNodetoUnmatchedLayoutandSchematicDevicesLVSErrorTypesType7:OtherUnmatchedLayoutDevicesType8:OtherUnmatchedSchematicDevicesThistypeoferrorindicatethoselayoutdeviceswhichareeitherseparatedfromrestofcircuitorcannotbereachedfrominitialcorrenspondencepointsorblockedbydiscrepancypointsThistypeoferrorindicatethoseschematicdeviceswhichareeitherseparatedfromrestofcircuitorcannotbereachedfrominitialcorrenspondencepointsorblockedbydiscrepancypointsLVSErrorTypesType9:DeviceSubtypeMismatchType10:DeviceSizeMismatchLVSErrorTypesType11:MOSReversibilityErrorType12:DeviceSubstrateConnectionMismatchType13:DevicePowerConnectionMismatchLVSErrorTypesType14:ReducedLayoutParallelDevicesThistypeisforreferenceonlyType15:Filtered-outLayoutMOSDevicesThistypeisforreferenceonlyLPE(LayoutParameterExtraction)LayoutstreamoutGDSIILPELPENetlistHspicePostlayoutSimulationSchematicNetlistDRCLVS在LVS正确后，提取版图器件参数和寄生参数LPECDLNetlistGDSIIDatabaseLOGLVSCDLOutLVSLOGIC.DATLPENET.DATStreamOutLayoutSchematic修改LPECommandfile>cd./verify>PDRACULA:/glpe:/f>jxrun.com取得LPECommandfileCdlout的网表，Streamout的gdsiifile，Commandfile等最好都放在一个专用目录下，如~/project/verifyLPENetlist做LPE时，schematic和layout中的元件类型、数量、相互间的连接关系必须一致，即电路拓扑必须一致，否则会产生错误若schematic和layout中元件的参数不一样，则以layout中提取出来的值为准提取的参数主要包括元件参数（如mos管W/L，AD，PD，AS，PS，电阻阻值，电容容值等）和节点的寄生电容提出出来的Netlist符合Hspcie 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LPE的例子仍以第三讲中的第一个版图设计作业为例lab:task1:schematiclab:task1:layout寄生提取与网表反标注查看LPENET.DAT******MM0OUTINGND!GND!NL=0.80UW=6.00UAD=9.60PPD=15.20UAS=5.40P+PS=7.80UMM0-1OUTINGND!GND!NL=0.80UW=6.00UAD=5.55PPD=7.85UAS=5.40P+PS=7.80UMM0-2OUTINGND!GND!NL=0.80UW=6.00UAD=5.55PPD=7.85UAS=5.40P+PS=7.80UMM0-3OUTINGND!GND!NL=0.80UW=6.00UAD=5.40PPD=7.80UAS=5.40P+PS=7.80UMM0-4OUTINGND!GND!NL=0.80UW=6.00UAD=5.40PPD=7.80UAS=9.60P+PS=15.20U**-----TOTAL#OFMOSTRANSISTORSFOUND:5*-----COMMENTED:0原来netlist里没定义的，根据版图新提出来的参数须为0！否则表示layout和schematic中的MOS管没有完全对应好寄生提取---晶体管MM0MM0-4h1h2w对于MM0的D端：ADw*h1PD2w+2h1对于MM0-1的D端：ADw*h2PDw+h2其他类推MM0-1查看LPENET.DAT************RESISTORSPARAMETERSFROM:7RESXREF********RR0OUTVDD!R1.35705E04**-----TOTAL#OFRESISTORSFOUND:1*-----COMMENTED:0须为0！查看LPENET.DAT************CAPACITORSPARAMETERSFROM:7CAPXREF******************CAPACITORSPARAMETERSFROM:7CAPXMER********C1OUTGND!1.10627E-15C2INGND!3.07552E-15C3OUTGND!1.03680E-16C4OUTGND!2.07360E-16**-----TOTAL#OFCAPSFOUND:4*-----COMMENTED:0*.ENDS原来Schematic中没有的，根据layout提出出来的电路节点寄生电容PRE(ParasiticResistanceExtraction)从上面的LPENET.DAT可知，lpe中只给出了提取元件参数和节点寄生电容的操作为了更精确地模拟电路工作，除了提取元件参数和节点寄生电容外，还需提取寄生电阻，即PRE上华提供了PREcommandfile，实际上是在lpe的基础上，增加了提取寄生电阻的操作仍以第三讲中的第一个版图作业为例PRECDLNetlistGDSIIDatabaseLOGLVSCDLOutLVSLOGIC.DATPRENET.DATStreamOutLayoutSchematic修改PRECommandfile>cd./verify>PDRACULA:/gpre:/f>jxrun.com取得PRECommandfileCdlout的网表，Streamout的gdsiifile，Commandfile等最好都放在一个专用目录下，如~/project/verify查看PRENET.DAT******MM0OUT:5IN:9GND!GND!NL=0.80UW=6.00UAD=9.60PPD=15.20UAS=5.40P+PS=7.80UMM0-1OUT:7IN:10GND!GND!NL=0.80UW=6.00UAD=5.55PPD=7.85U+AS=5.40PPS=7.80UMM0-2OUT:7IN:11GND!GND!NL=0.80UW=6.00UAD=5.55PPD=7.85U+AS=5.40PPS=7.80UMM0-3OUT:9IN:12GND!GND!NL=0.80UW=6.00UAD=5.40PPD=7.80U+AS=5.40PPS=7.80UMM0-4OUT:9IN:13GND!GND!NL=0.80UW=6.00UAD=5.40PPD=7.80U+AS=9.60PPS=15.20U**-----TOTAL#OFMOSTRANSISTORSFOUND:5*-----COMMENTED:0须为0！否则表示layout和schematic中的MOS管没有完全对应好注意MOS管D、G端的节点名查看PRENET.DAT************RESISTORSPARAMETERSFROM:7RESXREF********RR0OUT:12OUT:4R3.39263E03RR0-1OUT:13OUT:14R3.39263E03RR0-2OUT:16OUT:15R3.39263E03RR0-3OUT:17VDD!R3.39263E03**-----TOTAL#OFRESISTORSFOUND:4*-----COMMENTED:0注意要考虑电阻端口间的寄生，故没有象LPE那样reduce为一个电阻查看PRENET.DAT************RESISTORSPARAMETERSFROM:7RESPREF********R10OUTOUT:24.53497E-02R11OUTOUT:36.98120E-02R12OUT:2OUT:47.01360E-02R13OUT:3OUT:61.09479E-01R14ININ:26.41667E-02R15OUT:5OUT:65.08458E-02R16OUT:12OUT:131.88889E-01*R17GND!GND!:31.02778E-01R18OUT:6OUT:82.21308E-01R19IN:2IN:33.54167E-02*R20GND!:2GND!:32.11111E-01*R21GND!:3GND!:56.56950E-02提取出了寄生电阻！寄生电阻部分（1）对照版图，结合前面MOS管的节点，仔细分析这些电阻的分布，找出提取的规律参考precommandfile查看PRENET.DATR22OUT:14OUT:151.88889E-01R23OUT:7OUT:85.08458E-02R24IN:3IN:43.54167E-02R25OUT:8OUT:102.22724E-01*R26GND!:4GND!:52.38114E-01R27IN:4IN:53.33333E-02*R28GND!:5GND!:78.89198E-02R29OUT:16OUT:171.88889E-01R30IN:5IN:63.33333E-02R31OUT:9OUT:105.59105E-02R32IN:6IN:71.66925E-01*R33GND!:6GND!:72.30169E-01*R34VDD!VDD!:31.40120E-01寄生电阻部分（2）查看PRENET.DATR35IN:7IN:82.29544E-01*R36VDD!:2VDD!:31.39566E-01R37IN:2IN:92.62500E01R38IN:3IN:102.62500E01R39IN:4IN:112.62500E01R40IN:5IN:122.62500E01R41IN:6IN:132.62500E01R42OUTOUT:117.70667E-02R43IN:8IN:141.58400E-01**-----TOTAL#OFRESISTORSFOUND:34*-----COMMENTED:8寄生电阻部分（3）寄生部分不为0并不表示layout与schematic没有对应好查看PRENET.DATC1OUTGND!1.75988E-16C2INGND!8.06400E-17C3IN:2GND!3.21120E-16C4IN:3GND!3.21120E-16C5IN:4GND!3.18816E-16C6IN:5GND!3.18816E-16C7IN:6GND!2.63520E-16C8IN:7GND!6.63552E-16C9IN:8GND!2.88990E-16C10IN:9GND!5.18400E-17C11IN:10GND!5.61600E-17C12IN:11GND!5.61600E-17C13IN:12GND!5.18400E-17C14IN:13GND!5.18400E-17*C15VDD!:2GND!1.48598E-15**-----TOTAL#OFCAPSFOUND:15*-----COMMENTED:1寄生电容部分寄生部分不为0并不表示layout与schematic没有对应好PRENET.DAT中的问题没有提取contact和via的寄生电阻没有提取S、D区的寄生电阻没有提取Gate上的电阻PRENET.DAT中的问题…elementdio[pb]ndiodptapdnsdg;n+/pwelldioPARASITICRES[A]rmet1m1trmATTRIBUTERES[A]5E-02PARASITICRES[B]rpolyptrmATTRIBUTERES[B]3.5E01PARASITICRES[C]rmet2m2trmATTRIBUTERES[C]4E-02PARASITICCAP[A]m1poly1m1trmptrm;Metal1topoly1capacitor&…查看lpecommandfile，找到如下定义寄生电阻的一段，分析问题的原因：具体资料可参考cadence在线帮助文档关于dracula/lpe和pre那一块，可试着去修改commandfile，来解决上述问题关于LPE和PRE寄生提取需要工艺厂商提供的工艺参数来支持，如方块电阻，单位面积电容等一般来说，在合理的版图设计下（contact和via打得比较多比较均匀），寄生电容影响比较大，寄生电阻影响比较小对于大作业，开关电容电路， 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 是版图设计后做LPE提取就可以了；但是在版图设计中要注意合理打孔的问题Postlayoutsimulation提取前：M_U0OUTIN00nmL=0.80UW=6.00UM=5提取后：MM0OUTIN00nmL=0.80UW=6.00UM=1AD=9.60PPD=15.20UAS=5.40PPS=7.80U…如右图做AC分析，分别用提取前和提取后的网表Postlayoutsimulation提取前提取后AC分析结果Problem:提取寄生后电路工作速度反而快了？Postlayoutsimulation…subcktelement0:m_u00:mm00:mm0-10:mm0-20:mm0-30:mm0-4model0:nm0:nm0:nm0:nm0:nm0:nmregionSaturatiSaturatiSaturatiSaturatiSaturatiSaturatiid214.6697u42.9339u42.9339u42.9339u42.9339u42.9339u…cdtot30.3121f6.9274f3.7862f3.7862f3.7322f3.7322fcgtot55.4146f11.0829f11.0829f11.0829f11.0829f11.0829fcstot87.5586f14.3197f14.3197f14.3197f14.3197f18.8477fcbtot71.5139f11.9758f8.8346f8.8346f8.7805f13.3085fcgs39.6775f7.9355f7.9355f7.9355f7.9355f7.9355fcgd8.8547f1.7709f1.7709f1.7709f1.7709f1.7709f提取前的MOS管漏极电容比提取后要大？查看.lis文件内容PostlayoutsimulationMOSFETDiodeModel:ACMAreacalculationMethod(ACM)ParameterAllowsforthePreciseControlofModelingBulk-Source&Bulk_DrainDiodeswithinMOSFETModelsACM=0、1、2或3，对应的AD,PD,AS,PS的计算方法也不同检查上华模型库csmc.lib，在mos管model部分发现如下参数：acm=2ldif=0.00hdif=6.00e-07PostlayoutsimulationLDIFHDIFWeffACM=2时的面积和周长计算方法（当AD，PD等参数没有指定时）：ADeff=2•HDIF•WeffPDeff=4•HDIF+2•Weff若AD，PD等已给定，则按给定值计算上华：LDIF=0HDIF=0.6u总的AD_total=AD•MPostlayoutsimulation修改提取前的网表，按照hdif的值来计算出面积和周长，然后加到MOS管网表中：M_U0OUTIN00nmL=0.80UW=6.00UM=5+AD=7.2pPD=14.4uAS=7.2pPS=14.4u仿真并查看.lis文件内容，可知M_U0的cdtot，cstot等跟修改之前的仿真结果完全一样。说明：1）当MOS管没加AD，PD等参数时，不表示没有寄生2）不指定参数，AD，PD等则按照模型给出的hdif进行计算Postlayoutsimulation计算提取出来的MM0~MM0-4的AD，PD等平均值，并赋予M_U0，这样修改提取前的网表为：M_U0OUTIN00nmL=0.80UW=6.00UM=5+AD=6.3pPD=9.3uAS=6.24pPS=9.28u仿真并查看.lis文件内容，可知M_U0的cdtot，cstot等跟提取后MM0~MM0-4对应项之和一样。提取前提取后修改的网表与提取的网表AC分析结果对比Postlayoutsimulation练习：根据 经验 班主任工作经验交流宣传工作经验交流材料优秀班主任经验交流小学课改经验典型材料房地产总经理管理经验 ，预先估算出各MOS管版图设计后的AD,PD,AS,PS，把它们加入网表，进行AC分析，对比修改前后的分析结果PostlayoutsimulationLPE和postsim可更精确的模拟电路特性对于特征尺寸比较大的工艺，wiredelay远小于celldelay（特殊wire除外）在schematic设计阶段，就可根据layout设计经验给MOS管定义AD，PD等参数，以较精确预测layout设计后的电路性能Schematic分层设计PW=10uNW=4uM=1PW=10uNW=4uM=2PW=10uNW=4uM=4VinVout所有MOS管子用最小沟道长度问题：各反相器中的元件参数不一样，需要画多个invschmematic和symbol？一个例子：CLSchematic分层设计解决方法：用pPar参数设定，避免电路单元的多重建立PWPLNWNLMM参数化单元单元参数设定第一步：打开inv:schematic，用pPar方式设定PMOS和NMOS的CDF参数；如PMOS：单元参数设定pPar参数设定后的inv:schematic单元参数设定第二步：check&save->自动创建symbol->修改symbolview（见第四讲课件）：单元参数设定第三步：给inv:symbol增加CDF参数1)在CIW窗口，点击tools->CDF->Edit…2)在弹出的EditComponentCDF窗口，用browse按钮选择lab:inv:symbol3)在ComponentParameters一项点击Add按钮，弹出AddCDFParameter窗口4)在AddCDFParameter窗口输入name和defValue5)加完5个参数后，在ComponentParameters一项点击Edit按钮，修改CDF参数的属性EditComponentCDF窗口EditComponentCDF窗口NW,PL,PW的设置也一样EditComponentCDF窗口单元参数设定第三步：给inv:symbol增加CDF参数6)在EditComponentCDF窗口，在Simulationinformation一项中，修改auCdl的内容单元参数设定第三步：给inv:symbol增加CDF参数6)在EditComponentCDF窗口，在Simulationinformation一项中，修改auCdl的内容单元参数设定7)然后在Simulationinformation一项，点击Edit按钮，弹出EditSimulationInformation窗口，在ChooseSimulator选择auCdl，在termOrder一项看到自动列出的参数单元参数设定参数化symbol的使用在schematicediting时，可象修改PMOS或NMOS那样修改inv:symbol的参数：选中symbol，按快捷键“q”，然后修改；没有修改的参数，其值为缺省值！单元参数设定使用参数化symbol后，导出的CDL网表Layout分层设计问题显示设置点击layouteditor的菜单 Options->Display...在Displayoptions窗口的左上部分设置displaycontrols，选中InstancePins和Pinnames在Displayoptions窗口左下部分,设置displaylevels,其中0表示top层，1表示top调用的下一层，依次类推Layout分层设计问题子单元的创建和展平(flatten)可以用通常的newcellview来建立子单元，也可在layouteditor窗口中选中相应的部分版图，然后Edit->Hierarchy->Makecell…将选中的版图创建为子单元将版图中重复性比较大的部分创建为子单元，这样有利于修改和检查展平：选中要展平的子单元，用Edit->Hierarchy->flatten…，然后在flatten窗口，设置flattenmode以控制其展平的深度Layout分层设计问题自底向上的版图设计系统要求电路结构指标分配单元电路单元电路…加PAD布局布线单元版图单元版图…TapeoutForSchematicForLayoutFull-custom学习结语到此为止，已经“走”过了整个设计流程对于每一步，均以简单应用例子作为示范，以求快速入门和轻松理解主要目标是流程设计知识和设计工具的学习和掌握，而电路设计原理，则不是本课程的主要内容课程学习只是入门，IC设计能力的提高，主要靠设计训练来提高