EDA实验报告书
姓名xxx 学号 xxxxxxx 实验时间
课题名称
上升沿触发的D触发器的设计
实验目的
1.初步掌握QuatusⅡ软件的使用方法
2.掌握采用VHDL语言设计常见时序逻辑电路的方法
3.理解时钟信号和使能信号在VHDL语言中的
表
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述方法。
4.进一步熟悉VHDL语言的常见语句
设计要求
1.设计一个带使能信号的上升沿触发的D触发器。其中
EN=1时触发器正常工作.
2.设计带有使能端的JK触发器设计程序
设计思路
D触发器的四个端口CLK,D,en,Q数据类型定义为STD_LOGIC,再根据各输入输出的功能编写程序。使上升沿触发，en为控制端。
设计原理图及源程序
源程序：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY DF IS
PORT (CLK,D,EN: IN STD_LOGIC;
Q: OUT STD_LOGIC);
END ;
ARCHITECTURE bhv OF DF IS
SIGNAL Q1 : STD_LOGIC;
BEGIN
PROCESS (CLK,Q1)
BEGIN
IF CLK'EVENT AND CLK = '1'
THEN IF EN = '1'
THEN Q1 <= D ;
END IF;
END IF;
END PROCESS ;
Q <= Q1;
END bhv ;
带有使能端的JK触发器设计程序
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY JKF IS
PORT (CLK,J,K,EN: IN STD_LOGIC;
Q,NQ: OUT STD_LOGIC);
END ;
ARCHITECTURE bhv OF JKF IS
SIGNAL Q_S,NQ_S :STD_LOGIC;
BEGIN
PROCESS (CLK,J,K)
BEGIN
IF CLK'EVENT AND CLK = '0' THEN
IF EN = '1' THEN
IF J='0' AND K='1' THEN Q_S<='0';NQ_S<='1';
ELSIF J='1' AND K='0' THEN Q_S<='1';NQ_S <='0';
ELSIF J='1' AND K='1' THEN Q_S<=NOT Q_S;NQ_S<=NOT NQ_s;
END IF;
END IF;
END IF;
END PROCESS ;
Q<=Q_S;
NQ<=NQ_S;
END bhv ;
仿真波形图
问题讨论
列举Quatus
和Maxplus
软件在使用过程中的不同之处
1、推荐用于所有新的CPLD、FPGA和结构化ASIC设计
1）支持新的MAX? II CPLD以及Cyclone?、Stratix? 和 Stratix II FPGA 以及 HardCopy?结构化Asic
2）支持 MAX、FLEX? 和 ACEX? 设计
2、更快的按键式性能表现，更适用于引脚锁定的情况
3、出众的集成化综合支持
4、友好的MAX+PLUS II look-&-feel 选项
5、转换MAX+PLUS II工程的增强功能
6、许多设计人员使用Quartus II软件，并且对其印象深刻
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